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CoreLink DMC-400 动态内存控制器

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CoreLinkTM DMC-400 动态内存控制器提供了多通道支持,可完全兼容DDR3、DDR2 或 LPDDR2 DRAM。CoreLink DMC-400 通过 AMBA3 AXI 或 AMBA 4 接口来提供与 CoreLink 400 互连产品(CCI-400 和 NIC-400)的完美集成,从而共享 QoS 机制和功耗管理。
 


CoreLink DMC-400 动态内存控制器

对 DRAM 进行优化而高效的访问对于任何 SoC 的性能来说都至关重要。随着芯片上处理元件数目的增加,对数据的需求也随之增加。随着 DRAM 技术的发展,运行频率的提高,实现对 DRAM 的最优使用所引入的复杂程度也会增加。管理多个处理元件的不同需求,同时尝试高效使用 DRAM,是动态内存控制器所面临的挑战。

CoreLink DMC-400 是 ARM 的第四代内存控制器。CoreLink DMC-400 用于满足系统中不同主设备的需求,同时设法取得 DRAM 的最大带宽。CoreLink DMC-400 是 ARM 的端到端Quality of Service (QoS) 的关键组成部分,其相关特性在互连单元和内存控制器中提供相应支持。

CoreLink DMC-400 拥有基于高级 QoS 的调度和仲裁算法。由系统定义的 QoS 值用于对发送至内存的transaction进行重新排序。DMC 仲裁使用bank和row状态主动对transaction重新排序,以优化bank的并行度和row命中率。

CoreLink DMC-400 是与 ARM 的 CoreLink-400 系统 IP 相结合来制定、设计和验证的。


高带宽、低延迟 DMC-400

ARM 开发了一种 DMC 性能方法学,用于指定、设计、开发和测试内存控制器的性能。

在广泛的测试场景中,DMC-400 取得了 DRAM 理论最大带宽的 90% 以上。

DMC-400 中的 QoS 机制可确保重要的主设备能够实现最小延迟。

 


系统接口  1、2 或 4 个 ACE-Lite 接口(可连接 ACE-Lite、AXI4 或 AXI3)
系统数据宽度 64、128 或 256 位 ACE-Lite
配置 APB 接口
内存接口  1 或 2 个内存接口,用于通过 DFI 接口连接至 DRAM 的独立通道
内存类型  DDR3、DDR2 或 LPDDR2
内存宽度 每个内存接口 16、32 或 64 位 DRAM
ECC 支持至 DRAM 的可选 SECDED ECC
QoS 基于 QoS 的调度算法、用于避免阻塞的 QVN(虚拟网络)
低功耗 支持所有 DRAM 电源模式以及整个 DMC 的分层门控时钟

Cortex 处理器

DMC-400 可用于在围绕所有 ARM Cortex 处理器构建的系统中提供内存访问。

图形处理器

DMC-400 可用于在围绕所有 ARM 图形处理器构建的系统中提供内存访问。

CoreLink 系统 IP

DMC-400 是 CoreLink 400 系列系统 IP 的一部分。

物理 IP

ARM Artisan 提供用于实现 DMC-400 的标准单元库和已编译 RAM。ARM 还会提供已通过 DMC-400 进行设计和验证的 DDR PHY IP


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