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企业用 CoreLink DMC-520 动态内存控制器

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CoreLinkTM 500 系列推出了第 5 代产品,即 CoreLink DMC-520 动态内存控制器,此控制器尤其可为包括服务器和网络基础结构在内的企业应用提供最佳解决方案。CoreLink DMC-520 提供了到共享片外内存(如 DDR3、DDR3L 和 DDR4 DRAM)的高带宽接口。这款新的内存控制器集成了企业级 RAS(可靠、可用、可维护)特性,例如,用于 x72 DRAM 的 ECC、TrustZone 安全性和端到端 QoS。CoreLink DMC-520 是集成 ARM DDR4/3 接口解决方案的一部分,包含 Artisan® DDR4/3 Phy IP。
 


CoreLink DMC-520 动态内存控制器

对 DRAM 进行优化和高效的访问对于任何企业 SoC 的性能来说都至关重要。随着芯片上处理元件数目的增加,对数据的需求也随之增加。随着 DRAM 技术发展到 DDR4 以及运行频率的提高,实现对 DRAM 的最优使用所引入的复杂程度也会增加。管理多个处理元件的不同需求,同时尝试高效使用 DRAM,是动态内存控制器所面临的挑战。

CoreLink DMC-520 是 ARM 的第五代内存控制器。CoreLink DMC-520 用于满足围绕 ARM 的 cache 一致性网络产品构建的企业系统的需求。CoreLink DMC-520 是 ARM 的端到端Quality of Service (QoS) 的关键组成部分,其相关特性需要互连单元和内存控制器提供相应支持。

CoreLink DMC-520 拥有基于高级 QoS 的调度和仲裁算法。由系统定义的 QoS 值用于对发送至内存的事务进行重新排序。DMC 仲裁使用bank和row状态主动对事务重新排序,以优化bank的并行度和row命中率。

CoreLink DMC-520 是与 ARM 的 CoreLink 500 系统 IP 相结合来指定、设计和验证的。


高带宽、低延迟 DMC-520

ARM 开发了一种 DMC 性能方法,用于指定、设计、开发和测试内存控制器的性能。

在广泛的测试方案中,DMC-520 取得了 DRAM 理论最大带宽的 90% 以上。

CoreLink DMC-520 中的 QoS 机制可确保重要的主设备能够实现最小延迟。


系统接口    1 个,用于直接连接至 CCN 产品 
系统数据宽度  128 位
配置  通过 APB 接口
内存接口  1 个内存接口,用于通过 DFI 接口连接至 DRAM
内存类型 DDR3、DDR3(L) 和 DDR4
内存宽度  x72 位 DRAM
ECC SECDED 或增强的 ECC 
QoS 基于 QoS 的调度算法、通过 CCN 至 DRAM 的非阻塞路径
低功耗 支持所有 DRAM 电源模式以及整个 DMC 的分层门控时钟

Cortex 处理器

CoreLink DMC-520 可用于在围绕 ARM Cortex-A50 系列和 Cortex-A 系列处理器构建的系统中提供内存访问。

CoreLink 系统 IP

CoreLink DMC-520 是 CoreLink 500 系列系统 IP 的一部分。CoreLink DMC-520 用于直接连接至 CoreLink CCN-504 cache 一致性网络

物理 IP

ARM Artisan 提供用于实现 CoreLink DMC-520 的标准单元库和已编译 RAM。ARM 还会提供已通过 CoreLink DMC-520 进行设计和验证的 DDR PHY IP



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