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Cortex-R7 处理器

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ARM® Cortex®-R7 处理器为范围广泛的深层嵌入式应用提供了高性能的双核、实时解决方案。Cortex-R7 处理器通过引入新技术(包括乱序指令执行和动态寄存器重命名),并与改进的分支预测、超标量执行功能和用于除法、DSP 和浮点函数的更快的硬件支持相结合,提供了比其他 Cortex-R 系列处理器高得多的性能级别。
 


Cortex-R7 处理器是性能最高的 Cortex-R 系列处理器

Cortex-R7 处理器是为实现高级芯片工艺而设计的,其设计重点是更高的能效、实时的响应速度、高级功能和简单的系统设计。

该处理器提供支持紧密耦合内存 (TCM) 本地共享内存和外设端口的灵活的本地内存系统,使 SoC 设计人员可在受限制的芯片资源内达到高标准的硬实时要求。

Cortex-R7 主要功能摘要

  • 11 级超标量乱序流水线:
    • 带有循环指令缓冲区的高级动态和静态分支预测
    • 动态寄存器重命名
    • 无阻塞加载/存储单元
  • 灵活的多处理器内核 (MPCore) 配置:
    • 带有冗余处理器的锁步配置
    • 对称多处理 (SMP)
    • 非对称多处理 (AMP)
  • 集成 GIC、侦测控制单元 (SCU) 和计时器
    • 带有冗余处理器的锁步配置
    • 对称多处理 (SMP)
    • 非对称多处理 (AMP)
  • 集成 GIC、侦测控制单元 (SCU) 和计时器:
    • Quality of Service 功能
    • 对 SMP 的完全一致性支持:
    • 基于 SCU 中的标记 RAM 副本,经过硬件加速的数据 cache 操作
  • 可实现硬实时工作的专用低延迟外设和内存端口
  • 针对安全性至关重要的任务的高级错误管理和处理
  • 灵活、可配置的浮点单元 (FPU)(可选)
  • CoreSight™ SoC 调试和 trace
  • 可选嵌入式 trace 宏单元 ETMv4

     


Cortex-R7 性能、功耗和面积

处理器面积、频率和功耗在很大程度上取决于工艺、库和优化。下表估计了针对 Cortex-R7 处理器的典型单处理器实现,该实现基于主流高性能移动工艺技术(28 纳米 HPM),使用高密度、标准性能单元库、32KB 指令 cache 和 32KB 数据 cache。

单处理器系统 28 纳米 HPM
最大时钟频率 1.5 GHz 以上
性能 2.50 / 2.90 / 3.77 DMIPS/MHz *
4.35 CoreMark/MHz
总面积(包括内核、RAM 和路由) 0.33 mm2
效率 46 DMIPS/mW 起

Cortex-R7 处理器

功能 说明
微架构 带有指令预取、分支预测、超标量和乱序执行以及寄存器重命名的 11 级流水线;用于加载/存储、MAC、移位 ALU、除法和浮点运算的并行执行路径;2.53 Dhrystone MIPS/MHz。硬件除法器;与 ARM9ARM11Cortex-R4 Cortex-R5 嵌入式处理器的二进制兼容性
指令集 具有 Thumb®-2 和 Thumb 的 ARMv7-R 架构。DSP 扩展。可选浮点单元。
Cache 控制器 具有可选的集成指令和数据 cache 控制器的哈佛内存架构。从 4 到 64 KB 的可配置 cache 大小。Cache 行是写通的。
紧密耦合内存 可选紧密耦合内存接口。TCM 用于具有高确定性或低延迟的、可能无法很好地响应 cache 的应用,例如中断服务例程的指令代码和需要密集处理的数据。指令和/或数据 TCM。TCM 大小最高可达 128 KB。
中断接口 提供标准中断、IRQ、不可屏蔽的快速中断和 FIQ 输入,还提供完全集成的通用中断控制器 (GIC),用于支持复杂的基于优先级的中断处理。此处理器包含低延迟中断技术,通过这种技术,可以中断和重新启动较长的多周期指令。在某些情况下,时间较长的内存访问会发生延迟。最差情况下的中断响应可能低至 20 个周期。
内存保护单元 可选 MPU 可配置十六个区域的属性,每个区域都具有低至 32 字节的分辨率。区域可以重叠,编号最高的区域具有最高优先级。
浮点单元 可选浮点单元 (FPU) 实现具有 16 个双精度寄存器且符合 IEEE754 的 ARM 矢量浮点架构 VFPv3。支持两种 FPU 选项:仅为单精度,或者兼有单精度和双精度。FPU 性能已针对单精度和双精度计算进行了优化。运算包括加、减、乘、除、乘积累加、平方根、定点和浮点之间的转换,以及浮点常数指令。
ECC 针对具有 ECC 位的 cache 和/或 TCM 内存及所有接口的可选的单比特纠错和双比特检错。处理器将自动更正单位软错误。此外,还为管理硬错误提供了完全且灵活的支持。
主 AMBA AXI 总线 2 级内存和外设访问的 64 位 AMBA® AXI 总线主设备。
低延迟内存端口 一种 64 位 AMBA AXI 主端口,专用于连接到本地内存。此本地内存提供了 TCM 的诸多优势,可降低速度和功耗,还可轻松地在一致的外设和一个或两个 Cortex-R7 处理器内核之间共享。
低延迟外设端口 (LLPP) 一种专用的 32 位 AMBA AXI 端口,用于将延迟敏感型外设与处理器更紧密地集成到一起。
加速器一致性端口 (ACP) 一种 64 位 AMBA AXI 从端口,使得处理器和外部智能外设(如 DMA 控制器、以太网或 Flexray 接口)保持一致。
从AXI 总线 可选的 64 位 AMBA AXI 总线从端口,可让 DMA 主设备访问 TCM,以使数据能够快速流入和流出处理器。
调试 提供了调试访问端口。可以使用 CoreSight SoC-400 扩展其功能。
Trace 提供了适合连接到 CoreSight 嵌入式 trace 模块的接口。
双核锁步支持 一种锁步模式下的冗余 Cortex-R7 CPU,支持可靠的容错/故障检测系统。带工具的配置可综合 Verilog RTL,用于配置综合选项。

ARM 系统 IP、开发工具和物理 IP 可完全实现基于 Cortex-R7 处理器的系统。

CoreLink™ 和 CoreSight™ 系统 IP

NIC-400 用于 AMBA 3 AXI、AHB-Lite 和 APB 组件的可配置分层低延迟互连。配置的范围可从单个桥组件(如 AHB 到 AXI 协议桥)到不同 AMBA 协议组合中 128 个主设备和 64 个从属设备的大型基础结构。
QOS-400 已添加到 NIC-400 以最大限度地减少平均延迟并保证关键接口(如 DDR 内存)在最坏情况下的延迟和带宽。
DMC-34x 动态内存控制器通过利用 AXI 互连功能优化内存请求调度并使用内置“Quality of Service”控件管理启动程序的延迟和带宽要求,为 DRAM 提供高效接口。支持的内存类型包括 SDR、DDR、LPDDR(移动 DDR)、eDRAM、DDR2 和 LPDDR2(移动 DDR2)。
SMC-35x 静态内存控制器使用高度可配置的参数将 AXI 互连连接到一系列的非易失性内存。支持的内存类型包括 SRAM、NAND 闪存和 NOR 闪存。
L2C-310 2 级 cache 控制器,旨在提升性能的同时降低发送至系统内存的总体流量并因此降低 SoC 功耗。减少对芯片外内存带宽的需求可释放资源以供其他主设备使用。
DMA-330 一种高度灵活的可微编程直接内存访问控制器,用于高端高性能高能效的基于 AMBA 的处理系统。
PL192 一种 AMBA AHB 高级矢量中断控制器 (VIC),支持高达 32 个具有可编程优先级和屏蔽的矢量中断。
GIC400 在内存中存储中断向量地址的 AMBA AHB 和 AXI 可扩展、可配置、低门数中断控制器。选项包括多处理器和 TrustZone 支持。
ETM-R7 此嵌入式 trace 宏单元提供了实时指令和数据 trace,可被配置当处理器全速运行时去捕获特定事件之前及之后的信息。
CoreSight SoC-400 一个全面的调试和 trace 设计工具,包含 CoreSight SoC 组件(调试访问端口、交叉触发逻辑、trace 接口等)以及一个设计和验证环境(用于快速强大的系统设计和实现)。

开发工具

所有 Cortex-R 系列处理器均受 ARM Development Suite 5 (DS-5™) 工具套件以及各种第三方工具、操作系统和 EDA 流程的全面支持。ARM DS-5 软件开发工具独一无二,能够提供的解决方案充分利用完整 ARM 技术组合的优势。特定于 Cortex-R7 的工具包括:

ARM DS-5 具有已针对 Cortex-R7 进行优化的 Thumb-2 的 ARM 编译器 5。 JTAG 调试和 ETM trace 支持。
快速模型 借助 ARM 快速模型,可以在芯片可用之前开始软件开发。这些经过充分验证的程序员视图模型提供了对基于 ARM 的系统的访问权限,适用于早期软件开发。
Versatile Express Versatile Express 系列开发平台提供了适用于为下一代片上系统设计方案建立原型的环境。
软宏单元模型 软宏单元模型 (SMM) 是 ARM 处理器的一种 FPGA 实现形式,是使用 ARM 开发板构建的

物理 IP

ARM 优化的物理 IP 平台,用于基于领先的半导体工艺技术获得 Cortex-R7 的同类最佳实现。

标准单元逻辑库 ARM 标准单元库在多种不同的架构中可用,支持一个适用于所有 SoC 设计类型的、十分广泛的性能范围。设计人员可以选择不同的库,并针对速度、功耗和/或面积优化其设计。
内存编译器和寄存器 各种不同的经过硅验证的 SRAM、Register File 和 ROM 内存编译器,它们适用于所有类型的 SoC 设计,包括性能关键应用以及成本敏感和低功耗应用。
接口 IP 为符合不断变化的系统架构和标准而设计的一系列硅验证接口 IP。通用 I/O、专用 I/O、高速 DDR 和串行接口经过优化,可以通过低针数实现高数据吞吐量性能。

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