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Cortex-R5 处理器

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ARM® Cortex®-R5 处理器针对市场上的实时应用(包括基带、汽车、大容量存储、工业和医疗)提供了高性能解决方案。此处理器基于 ARMv7R 架构,为从 Cortex-R4 处理器向更高性能的 Cortex-R7 处理器的迁移提供了简单的迁移路径。

Cortex-R5 处理器扩展了 Cortex-R4 处理器的功能集,支持在可靠的实时系统中获得更高级别的系统性能、提高效率和可靠性并加强错误管理。这些系统级功能包括高优先级的低延迟外设端口 (LLPP) 和加速器一致性端口 (ACP),前者用于快速外设读写,后来用于提高效率并与外部数据源达成更可靠的 cache 一致性。

 


Cortex-R5 处理器

Cortex-R5 处理器是为实现高级芯片工艺而设计的,其设计重点是更高的能效、实时的响应速度、高级功能和简单的系统设计。该处理器提供高度灵活且有效的双周期本地内存接口,使 SoC 设计者可以最大限度地降低系统成本和功耗。

Cortex-R5 处理器集成了许多高级系统级功能,以帮助进行软件开发,提高安全性和企业系统的可靠性。这些功能中包括低延迟外设端口 (LLPP),这是一个一致性接口,用于实现并保持 Cortex-R5 cache 与智能外设传输的数据完全同步,支持能够扩展至所有处理器接口的增强型 ECC。

Cortex-R5 主要功能摘要

  • 1.66 DMIPS/MHz 8 级流水线内核
    • ARMv7R 架构 - Thumb-2 / ARM 指令
    • 硬件除法、SIMD、DSP
    • 浮点单元 (FPU) SP/DP 选项
    • 哈佛 I + D cache、64 位 AMBA AXI-3
  • 针对实时系统集成的高级技术
  • 低延迟外设端口 (LLPP)
    • 快速访问 I/O 寄存器和 GIC
    • 具有可选 AHB 的 AMBA AXI-3 I/O
  • 加速器一致性端口 (ACP)
    • 性能提高数据 cache 维护
    • 微侦测控制单元
  • 增强型内存保护单元 (MPU)
    • 12 或 16 个区域更小的 FPU
  • 扩展的 ECC/奇偶校验错误管理
    • ECC 和奇偶校验也在 AXI 总线端口接口上
  • 双核配置
    • 可获得 2 倍性能(2 倍的 1.66 DMIPS/MHz)或针对安全性至关重要的应用的锁步冗余内核
    • ACP 和 µSCU 可借助 DMA I/O 保证两个内核的数据 cache 一致性
    • 每个内核都具有低延迟外设端口 (LLPP) 以实现确定性 I/O 控制

Cortex-R5 性能、功耗和面积

处理器面积、频率和功耗在很大程度上取决于工艺、库和优化。下表估计了针对 Cortex-R5 处理器的典型单处理器实现,该实现基于主流低功耗工艺技术(40 纳米 LP),使用高密度、标准性能单元库、32KB 指令 cache 和 32KB 数据 cache。

Cortex-R5 单处理器 40 纳米 LP
最大时钟频率 800MHz 以上
性能 1.67 / 2.02 / 2.45 DMIPS/MHz
3.47 CoreMark/MHz
总面积(包括内核、RAM 和路由) 0.45 mm2
效率 37 DMIPS/mW 起


Cortex-R5 处理器

功能 说明
微架构 带指令预取、分支预测和所选双指令执行功能的 8 级流水线。加载存储、MAC、移位 ALU、除法和浮点的并行执行路径。1.66 Dhrystone MIPS/MHz。硬件除法器。与 ARM9ARM11Cortex-R4 Cortex-R7 嵌入式处理器的二进制兼容性。
指令集 具有 Thumb®-2 和 Thumb 的 ARMv7-R 架构。DSP 扩展。带有仅有单精度选项的可选浮点单元。
Cache 控制器 具有可选的集成指令和数据 cache 控制器的哈佛内存架构。从 4 到 64 KB 的可配置 cache 大小。Cache 行是回写的或是透写的。
紧密耦合内存 可选紧密耦合内存接口。TCM 用于具有高确定性或低延迟的、可能无法很好地响应 cache 的应用,例如中断服务例程的指令代码和需要密集处理的数据。一或两个逻辑 TCM(A 和 B)可用于任意混合的代码和数据。TCM 大小最高可达 8 MB。TCM B 具有两个物理端口 B0 和 B1,用于交叉传输传入的 DMA 数据流。
中断接口 标准中断 IRQ 和不可屏蔽的快速中断 FIQ 输入与 VIC 中断控制器矢量端口一起提供。如果需要更复杂的基于优先级的中断处理,还可以使用 GIC 中断控制器。此处理器包含低延迟中断技术,通过这种技术,可以中断和重新启动较长的多周期指令。在某些情况下,还会推迟冗长的内存访问。单独使用 FIQ 时,最差情况下的中断响应可能低至 20 个周期。
内存保护单元 可选 MPU 可配置十二个或十六个区域的属性,每个区域都具有低至 32 字节的分辨率。区域可以重叠,编号最高的区域具有最高优先级。
浮点单元 可选浮点单元 (FPU) 实现具有 16 个双精度寄存器且符合 IEEE754 的 ARM 矢量浮点架构 VFPv3。FPU 性能已针对单精度计算进行优化,且完全支持双精度(可选)。运算包括加、减、乘、除、乘积累加、平方根、定点和浮点之间的转换,以及浮点常数指令。
ECC 针对具有 ECC 位的 cache 和/或 TCM 内存的可选单位错误更正和双位错误检测。处理器会自动更正单比特软错误。可在所有外部接口上进行 ECC 保护。
奇偶校验 对 cache 和/或 TCM 中奇偶校验位错误检测的可选支持。
主 AXI 总线 2 级内存和外设访问的 64 位 AMBA® AXI 总线主设备。
从属 AXI 总线 可选 64 位 AMBA AXI 总线从属设备端口允许 DMA 主设备访问双端口 TCM B 接口,以使数据可以快速流入或流出处理器。
低延迟外设端口 (LLPP) 一种专用的 32 位 AMBA(AXI 和可选 AHB)端口,用于将延迟敏感型外设与处理器更紧密地集成到一起。
加速器一致性端口 (ACP) 一种 64 位 AXI 辅助端口,支持处理器和外部智能外设(如 DMA 控制器、以太网或 Flexray 接口)保持一致。
调试 提供了调试访问端口。可通过 DK-R5 对功能进行扩展。
Trace

提供了适合连接到 CoreSight 嵌入式 trace 宏单元的接口。

双核 一种双处理器配置,适用于以锁步方式实现冗余 Cortex-R5 CPU 而获得可靠的容错/故障检测系统的,或者是独立运行的双核,每个内核都使用自己的总线接口、中断等执行自己的程序。

ARM 系统 IP、开发工具和物理 IP,用于实现基于 Cortex-R5 处理器的系统。

CoreLink™ 和 CoreSight™ 系统 IP

NIC-400 用于 AMBA® 3 AXI™、AHB-Lite 和 APB 组件的可配置分层低延迟互连。配置的范围可从单个桥组件(如 AHB 到 AXI 协议桥)到不同 AMBA 协议组合中 128 个主设备和 64 个从属设备的大型基础结构。
QOS-400 已添加到 NIC-400 以最大限度地减少平均延迟并保证关键接口(如 DDR 内存)在最坏情况下的延迟和带宽。
DMC-34x 动态内存控制器通过利用 AMBA 互连功能优化内存请求调度并使用内置“Quality of Service ”控件管理启动程序的延迟和带宽要求,为 DRAM 提供高效接口。支持的内存类型包括 SDR、DDR、LPDDR(移动 DDR)、eDRAM、DDR2 和 LPDDR2(移动 DDR2)。
SMC-35x 静态内存控制器使用高度可配置的参数将 AXI 互连连接到一系列的非易失性内存。支持的内存类型包括 SRAM、NAND 闪存和 NOR 闪存。
L2C-310 2 级 cache 控制器,旨在提升性能的同时降低发送至系统内存的总体流量并因此降低 SoC 功耗。减少对芯片外内存带宽的需求可释放资源以供其他主设备使用。
DMA-330 一种高度灵活的可微编程直接内存访问控制器,用于高端高性能高能效的基于 AMBA 的处理系统。
PL192 一种 AMBA AHB 高级矢量中断控制器 (VIC),支持高达 32 个具有可编程优先级和屏蔽的矢量中断。
GIC400 在内存中存储中断向量地址的 AMBA AHB 和 AXI 可扩展、可配置、低门数中断控制器。选项包括多处理器和 TrustZone 支持。
ETM-R5 此嵌入式 trace 宏单元 (ETM™) 提供了实时指令和数据 trace,可被配置当处理器全速运行时去捕获特定事件之前及之后的信息。
DK-R5 一个包括 ETM-R5 和全功能调试访问端口 (DAP) 的完整调试工具包,用于补充每个 Cortex-R5 随附的 DAP-Lite。DK 组件包括 DAP、交叉触发器、ETM、AMBA 总线 trace、Serial-Wire 调试、trace 聚合器、trace 缓冲区、trace 端口接口和 Serial-Wire 查看器。

开发工具

所有 Cortex-R 系列处理器均受 ARM Development Suite 5 (DS-5™) 工具套件以及各种第三方工具、操作系统和 EDA 流程的全面支持。ARM DS-5 软件开发工具独一无二,能够提供的解决方案充分利用完整 ARM 技术组合的优势。特定于 Cortex-R5 的工具包括:

ARM DS-5

具有已针对 Cortex-R5 进行优化的 Thumb-2 的 ARM 编译器 5.0。JTAG 调试和 trace 支持。

快速模型 借助 ARM 快速模型,可以在芯片可用之前开始软件开发。这些经过充分验证的程序员视图模型提供了对基于 ARM 的系统的访问权限,适用于早期软件开发。
Versatile Express Versatile™ Express 系列开发平台提供了适用于为下一代片上系统设计方案建立原型的环境。
软宏单元模型 软宏单元模型 (SMM) 是 ARM 处理器的一种 FPGA 实现形式,是使用 ARM 开发板构建的

物理 IP

ARM 优化的物理 IP 平台,用于基于领先的半导体工艺技术获得 Cortex-R5 的同类最佳实现。

标准单元逻辑库 ARM 标准单元库适用于各种不同架构,可支持所有类型的 SoC 设计的十分广泛的性能范围。设计人员可以选择不同的库,并针对速度、功耗和/或面积优化其设计。
内存编译器和寄存器 各种不同的经过硅验证的 SRAM、Register File 和 ROM 内存编译器,它们适用于所有类型的 SoC 设计,包括性能关键应用以及成本敏感和低功耗应用。
接口 IP 为符合不断变化的系统架构和标准而设计的一系列硅验证接口 IP。通用 I/O、专用 I/O、高速 DDR 和串行接口经过优化,可以通过低针数实现高数据吞吐量性能。

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