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Cortex-A53 处理器

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The ARM® Cortex®-A53 processor is an extremely power efficient ARMv8 processor capable of supporting 32-bit and 64-bit code seamlessly. It makes use of a highly efficient 8-stage in-order pipeline balanced with advanced fetch and data access techniques for performance. It fits in a power and area footprint suitable for entry level smartphones, at the same time, capable of delivering high aggregate performance in scalable enterprise systems via high core density.

It delivers significantly higher performance than the highly successful Cortex-A7, and is capable of deployment as a standalone applications processor or paired with the Cortex-A57 processor in a big.LITTLE configuration for optimum performance, scalability and energy efficiency.

 


The Cortex-A53 delivers 64b capability and significantly increases performance over Cortex-A7, in a footprint suited for low-cost applications like entry level smartphones. It is smaller and lower power than the Cortex-A9 processor yet delivers more performance on many of the key benchmarks. It is highly scalable, from a single multi-core CPU cluster, to a dual-cluster big.LITTLE CPU subsystem in combination with the Cortex-A57, to a multi-cluster enterprise system connected through AMBA5 CHI coherent interconnect technology. Full ARMv8 support in a small and highly configurable package means that the Cortex-A53 is highly attractive to a broad range of mobile, consumer, general purpose, and enterprise applications.

The Cortex-A53 processor:

  • Delivers the compute power of today’s high-end smartphone, in lowest power and area footprint, enabling all-day battery life for typical device uses;
  • Runs legacy ARM 32-bit applications efficiently;
  • Features cache coherent interoperability with ARM Mali™ family graphics processing units (GPUs) for GPU compute applications;
  • Connects seamlessly to AMBA interconnect for 16-core and 32-core configurations, delivering the most aggregate performance per Watt to enterprise applications that reach high performance by maximizing core count in a thermally constrained rack;
  • Offers optional reliability and scalability features for high-performance enterprise applications.

The Cortex-A53 processor delivers significantly more performance than its predecessors at a higher level of power efficiency, effectively taking the performance of the LITTLE core above that of the Cortex-A9 processor, which defines many popular high-end and mainstream mobile platforms. The Cortex-A53 is able to deliver significantly more performance than the current low-cost solution for entry-level mobile devices, and edges out Cortex-A9 at the same frequency. The performance graph below shows measured results running various Android™ benchmarks.

Cortex-A53 normalized performance

The graph below shows the relative performance of the high efficiency product line within the Cortex-A family, compared with the Cortex-A9. The performance measurements below are based on specint2000, so the memory system, the integer pipeline, and even the floating point pipeline contribute to the delivered performance. The graph shows the performance of each CPU at 1GHz as well as the expected performance at observed frequencies in production devices and anticipated frequencies for the Cortex-A53.

Cortex-A53 relative performance


Cortex-A53 MPCore
架构 ARMv8
多核
  • 单处理器群集中的 1-4X SMP
  • 通过 AMBA® 4 技术实现多个一致的 SMP 处理器群集
ISA 支持
  • AArch32 与 ARMv7 完全向后兼容性
  • AArch64 64 位支持和新的架构功能
  • TrustZone® 安全技术
  • NEON™ 高级 SIMD
  • DSP & SIMD 扩展
  • VFPv4 浮点
  • 硬件虚拟化支持
调试和 trace CoreSight™ DK-A53


Cortex-A53 架构功能
功能 优点 AArch32 AArch64
ARM v8 架构 64 位和 32 位执行状态提供了可伸缩的高性能
硬件加速加密 3 倍至 10 倍更好的软件加密性能,可用于解密/加密小到无法有效地卸载到硬件加速器的小颗粒(例如 https)
NEON 技术 可加速多媒体和信号处理算法(如视频编码/解码、二维/三维图形、游戏、音频和语音处理、图像处理、电话和声音综合)。同时也可加快浮点代码的 SIMD 执行。
浮点单元 对浮点的半精度、单精度和双精度浮点运算操作提供硬件支持。现在提供符合 IEE754-2008 标准的增强功能。
加载获取,存储释放指令 专为 C++11、C11、Java 内存模型设计。通过消除显式内存 barrier 指令,提高线程安全代码的性能
大型物理地址访问 能使处理器访问 4GB 以上的物理内存。
TrustZone® 技术 确保安全应用的可靠实现,适合从数字版权管理到电子支付等应用。
硬件虚拟化 能使多个软件环境及其应用程序同时访问系统功能
自动发送事件信号 实现高能效、高性能的自旋锁。
双精度浮点 SIMD 允许在更广泛的算法(如科学/高性能计算 (HPC) 和超级计算机)中应用 SIMD 矢量化。
64 位虚拟地址访问 能使虚拟内存超过 4GB 32 位的限制。对现代桌面和使用内存映射文件 i/o、稀疏寻址的服务器软件很重要。
较大的 Register File 31 个通用 64 位寄存器:提高了性能,减少了堆栈使用。较少的堆栈溢出,造就更积极的编译器。SIMD 可用于更多的应用程序,比如 HPC
立即生成高效的 64 位代码 较少需要文本池
大型 PC 相对寻址范围 (+/-4GB) 可在共享库以及与位置无关的可执行文件中实现高效的数据寻址
标记指针 对动态类型语言(如 Javascript)和垃圾回收有用
64k 页面 降低 TLB 的缺失率和页面引导的深度
新的异常模型 降低操作系统和虚拟机监控程序软件的复杂性
增强的 cache 管理 用户空间缓存操作提高了动态代码生成效率和数据缓存为零的状态以实现快速清除


Cortex-A53 微架构功能
功能 优点
顺序流水线 能耗更低。可在设计中的其他地方寻求性能改进,例如内存系统和指令执行功能。
增加了双指令执行功能 通过重复利用执行资源,增加峰值指令吞吐量,并增加了双指令解码器。
功耗优化的 L2 cache 功效经过优化的 L2 cache 设计提供了低延迟,均衡了性能与效率。
512 入口主 TLB 借助复杂的内存访问模式(如 Web 浏览)改进了代码性能。比 Cortex-A7 和 Cortex-A9 更大的主 TLB。
小巧快速的 uTLB 10 入口 uTLB 借助极短的缺失损失从主 TLB 重新加载,实现在小区域和低功耗范围内的最佳性能。
高级分支预测器 4K 位 Conditional Predictor,256 个入口的间接预测器增加了分支的命中率。
64B cache行 与 Cortex-A57 微架构完全一致,简化 big.LITTLE 系统中的 cache 管理软件。64B 行为现代内存访问模式形成了一个很好的折衷方案。
多线预取的无阻塞 I-fetch 通过更多基准类型(从控制代码到处理密集型循环),增加指令吞吐量。
双重一致的 ALU 流水线 增加了在其他小区域中双执行指令的机会。
64b 存储路径 借助动态功耗均衡存储带宽,并专注于实现高效的设计折衷方案。
多流预取 更大的数据流入主数据通道,增加了各种代码的整体性能。
增加了 D 端吞吐量 3-出色的负载缺失能力(每个内核,预取除外);8-未完成的事务(每个内核)
广泛的节能功能 分层门控时钟功能、电源域、高级 Retention 模式。


Cortex-A53 高级多核功能
该处理器还利用得到广泛认可的 ARM MPCore 多核技术,支持性能可伸缩性并可控制功耗,超过现今类似的高性能设备的性能,同时能够在严格限制移动电源的情况下维持运行。多核处理功能为群集中四个组成处理器中的任何一个处理器提供在不使用时关闭的功能,例如,当设备处于待机模式时关闭以节省功耗。当需要更高性能时,将使用所有处理器以满足需求,同时仍分担工作负载以保持尽可能低的功耗。
侦测控制单元 SCU 负责管理互连、仲裁、通信、cache 之间的传输和系统内存传输、cache 一致性以及处理器的其他功能。Cortex-A53 MPCore 处理器还将这些功能应用到其他系统加速器及非 cache DMA 驱动的外围设备,以提高性能和降低系统功耗。这一系统一致性还可降低在各个操作系统驱动程序中维持软件一致性所涉及的软件复杂性。
加速器一致性端口 SCU 上的这个 AMBA 4 AXI™ 兼容的辅助接口为最好直接连接 Cortex-A53 处理器的主接口提供了一个互联点。该接口支持所有标准读写事务,而没有其他一致性要求。不过,针对一致的内存区域的任何读事务都会与 SCU 交互,以测试所需信息是否已存储在处理器的 L1 cache 内。SCU 将在写入数据转发到内存系统之前强制其保持一致性,并可能将该事务分配到 L2 cache,从而消除了直接写入对片外内存产生的功耗和性能影响
通用中断控制器 实现标准化、基于架构的中断控制器后,GIC 可提供内容丰富、使用灵活的方式来中断处理器间通信以及路由系统中断和确定其优先次序。在软件控制下,每次中断均可分布在 CPU 之间、经过硬件确定优先级,然后在操作系统和 TrustZone 软件管理层之间路由。借助虚拟机监控程序,此路由灵活性以及支持虚拟化操作系统中断这一特性赋予了增强解决方案功能所需的其中一个主要功能。

Cortex-A53 MPCore 处理器融合了各种各样的 ARM 技术并由这些技术提供支持,包括系统 IP、物理 IP 和开发工具。ARM Connected Community™ 中的各种 SoC 和软件设计解决方案、工具和服务都是这项技术的有益补充。这为 ARM 合作伙伴提供了一种涵盖全功能开发、验证和生产的方法,增加了设备的吸引力,同时显著缩短了上市时间。

系统 IP

ARM™ 互连和内存控制器 IP 解决了在多达 16 个 Cortex-A50 MPCore 处理器、高性能媒体处理器和动态内存之间高效移动和存储数据的重大难题,优化了 SoC 的系统性能和功耗。使用 CoreLink 系统 IP,SoC 设计人员可以最大限度地利用内存带宽并缩短静态和动态延迟。同时,ARM CoreSight™ 技术不仅为 Cortex-A53 MPCore 处理器所有内核提供完整的片上调试以及相关的实时 trace 可见性,还可降低高质量多处理软件的风险,加快开发速度。新型的 AMBA® 4 cache 一致性网络 (CCN) 提供了最大系统带宽和最短延迟。CCN 提供符合 AMBA 4 AXI™ 一致性扩展 (ACE) 的端口,以在多个 Cortex-A53 MPCore 处理器之间实现完全一致,可以更好地利用 cache 并简化软件开发。此功能对于高带宽应用是必需的,包括需要一致的单核和多核处理器的群集的游戏、服务器和网络。CCN 与 ARM CoreLink Network Interconnect 和内存控制器 IP 相结合,提高了系统性能和能效。


物理 IP

ARM 物理 IP 平台可提供工艺上得到优化的 IP,从而能够在采用 40nm 及以下工艺时获得同类最佳的 Cortex-A53 处理器实现。包含适用于 28 纳米技术的高级 ARM 物理 IP 的一组高性能 POP™ IP 支持 Cortex-A53,以快速开发领先的物理实现。ARM 还在很早就着手准备,确保遵循旨在实现 20nm 优化的路线图。POP IP 支持 ARM 旨在提供专用型物理 IP 的战略,以支持合作伙伴获得优化的 ARM 内核实现。ARM 独家拥有同时设计优化包和 Cortex-A53 MPCore 处理器架构的功能,支持组合使用处理器和物理 IP 以在移动功耗包络中提供工作站级性能,并加快上市速度。


工具支持

ARM Development Suite 5 (DS-5™) for ARMv8 完全支持所有 ARMv8 处理器以及各种第三方工具、操作系统和 EDA 流程。ARM DS-5 软件开发工具独一无二,能够提供的解决方案充分利用完整 ARM 技术组合的优势。ARM Development Studio 5 (DS-5™) 提供了一整套软件工具,用于创建、调试和优化基于 Cortex-A53 MPCore 处理器的系统。它纳入了 DS-5 调试器,该调试器具有强大且直观的图形环境,支持快速调试裸机、Linux 和 Android 本机应用程序。此外,其中包含的全新 ARM Streamline™ 性能分析器简化了软件中的热点识别和内核之间的负载平衡。ARM 编译器已包括针对 Cortex-A15 MPCore 处理器的特定优化,其支持在芯片可用之前进行早期软件开发和基于 ARM 快速模型技术构建的 ARM Versatile™ 参考虚拟平台。


 

 

图形处理器

Mali™ 系列产品组合可提供完整的图形栈以满足所有嵌入式图形要求,从而使设备制造商和内容开发商能够为范围广泛的消费类设备提供最高质量的尖端图形解决方案。


 

支持

ARM 培训课程和主动协助现场系统设计咨询服务,可帮助授权使用方高效地将 Cortex-A53 MPCore 处理器集成到其设计中,以实现最高系统性能,同时最大限度地降低风险和缩短上市时间。

 


Maximise


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