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『Verification Methodology Manual for Low Power』

『Verification Methodology Manual for Low Power』表紙著者:Srikanth Jadcherla(Synopsys, Inc.)、Janick Bergeron(Synopsys, Inc.)、Yoshio Inoue(Renesas Technology Corp)、David Flynn(ARM)

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Verification Methodology Manual for Low Power(VMM-LP)』では、業界のベスト プラクティスの長年の蓄積を活用し、低電力設計の新しい検証メソドロジを紹介します。また、低電力設計の検証を成功させるための青写真を提供します。 低電力設計のよくある失敗の原因、電力の仕様における低電力の影響、テスト計画の実装、テストベンチのセットアップ、アサーションおよびカバレッジを使用した検証のメトリックについて説明します。 VMM-LPは業界標準VNMのベース クラス上に構築され、企業内の複数の設計プロジェクト間で、再利用可能で一貫性と拡張性を備えた省電力の検証環境を展開することを可能にします。 VMM-LPで記述されるVMM-LPベース クラスのソース コードは、2009年にvmm-central.orgから無料で提供されます。VMM-LPは、ARM、Synopsys、Renesasの豊富な実務経験を活かすだけでなく、世界の30名以上の低電力設計と検証のエキスパートによってレビューされています。

Synopsysのお客様は、『Verification Methodology Manual for Low Power(VMM-LP)』の電子版(PDF)を無料でダウンロードできます。 SolvNet IDとパスワードが必要です(登録されていない場合は簡単に登録できます)。 VMM for Low Powerの詳細情報(著者の略歴、VMM-LPのシリコン テクノロジのデモに関する情報、正誤表、付録などの情報)、およびこのブックのハード コピーの購入方法については、 VMM-LPブックのWebサイトを参照してください。

 


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