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エンタープライズ用CoreLink DMC-520ダイナミック メモリ コントローラ

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CoreLinkTM 500シリーズは、第5世代のCoreLink DMC-520ダイナミック メモリ コントローラを導入し、特に、サーバとネットワークのインフラを含むエンタープライズ アプリケーション向けに最適ソリューションを提供するように設計されています。CoreLink DMC-520は、高帯域幅インタフェースをDDR3、DDR3LおよびDDR4 DRAMなどの共有オフ チップ メモリに提供します。x72 DRAM用のECC、TrustZoneセキュリティ、エンドツーエンドQoSなどのエンタープライズ クラスRAS(信頼性、可用性、および有用性)機能は、この新しいメモリ コントローラにとって不可欠なコンポーネントです。CoreLink DMC-520は、Artisan® DDR4/3 Phy IPを組み込んだ統合ARM DDR4/3インタフェース ソリューションの一部です。
 


CoreLink DMC-520ダイナミック メモリ コントローラ

DRAMへの最適化された効率的アクセスは、任意のエンタープライズSoCの性能にとって不可欠です。チップ上での要素処理数が増加するにつれて、データの需要も増えます。DRAMテクノロジはDDR4を進化させると、操作の頻度が上がり、DRAMを最適に活用する複雑さも増します。DRAMを最適に活用する際に発生する複数の要素処理への異なる要求を管理することは、ダイナミック メモリ コントローラが直面している課題です。

CoreLink DMC-520は、ARMの第5世代のメモリ コントローラです。CoreLink DMC-520は、ARMのキャッシュ コヒーレント ネットワーク製品に基づくエンタープライズ システムのニーズを満たすように設計されています。CoreLink DMC-520はインターコネクトとメモリ コントローラの両方に配布されている機能を含むARMのエンドツーエンド クオリティ オブ サービス(QoS)スキームにおける重要な部分です。

CoreLink DMC-520には、高度なQoSベースのスケジューリングと調停アルゴリズムがあります。システムが定義するQoS値は、メモリに送信するトランザクションを並び替えるのに使用されます。DMC調停は銀行と行のステータスを使用して、トランザクションを積極的に並び替えて、銀行の並列処理と行ヒットの両方を最適化します。

CoreLink DMC-520は、ARMのCoreLink-500システムIPと共に指定、設計、検証されています。


高帯域幅、低レイテンシのDMC-520

ARMは、メモリ コントローラの性能を指定、設計、開発、テストするために、DMCパフォーマンス メソドロジを開発しました。

CoreLink DMC-520は、広範囲のテスト シナリオ全体で、90%以上の理論的な最大DRAM帯域幅を達成します。

CoreLink DMC-520のQoSメカニズムにより、重要マスタは最小限のレイテンシを確実に達成できます。


システム インタフェース   CCN製品への直接接続用に1つ
システム データ幅  128 ビット
コンフィギュレーション Via APBインタフェース
メモリ インタフェース DFIインタフェース経由でDRAMに接続するための1メモリ インタフェース
メモリ タイプ DDR3、DDR3(L)、およびDDR4
メモリ幅 x72ビットDRAM
ECC SECDED ECCまたは拡張ECC
QoS QoSベース スケジューリング アルゴリズム、CCN経由のDRAMへのノン ブロッキング パス
低消費電力 サポートされているすべてのDRAM電力モード、およびDMCを介した階層クロック ゲーティング

Cortexプロセッサ

CoreLink DMC-520は、ARMCortex-A50シリーズおよびCortex-Aシリーズ プロセッサに基づいて構築されるシステムにメモリ アクセスを提供するために使用できます。

CoreLinkシステムIP

CoreLink DMC-520は、システムIPのCoreLink 500シリーズの一部です。CoreLink DMC-520は、CoreLink CCN-504キャッシュ コヒーレント ネットワークに直接接続するために設計されています。

フィジカルIP

ARM Artisanは、CoreLink DMC-520を実装するためにスタンダード セル ライブラリとコンパイル済みRAMを提供します。また、ARMはCoreLink DMC-520のために設計、検証されたDDR PHY IPを提供します。



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