CoreSightシステムトレースマクロセル

(View Larger CoreSightシステムトレースマクロセル Image)

CoreSight™システムトレースマクロセルは、最終製品までの幅広い製品に対するリアルタイムのSoCレベルの可視性を低コストで提供します。

システムトレースマクロセルは、システムの動作やプラットフォームの動作およびパフォーマンスのリアルタイム分析に変更を加えることなく、ソフトウェアのリアルタイムインストルメンテーションを可能にします。

システムトレースをお勧めする理由

パフォーマンス

仕様

関連製品

リソース

CoreSightシステムトレースによって実現されるシステム可視性

ソフトウェア、システム、およびハードウェアのエンジニアにとって、電力に最適化された高性能システムをより短い開発サイクルで提供するためには、完全なシステムの可視性が非常に重要になります。

新しいARM CoreSightシステムトレースマクロセル（STM）は、ソフトウェアおよびハードウェアの実行に対する低コストのリアルタイム可視性を、すべてのソフトウェア開発者（特にアプリケーションおよびカーネル開発者）にまで拡げ、サプライチェーン全体にわたるARMプロセッサ搭載デバイス上での多機能で最適化された低電力ソフトウェアを可能にします。

低レイテンシ、高性能ソフトウェアインストルメンテーション

STMでは、低レイテンシで高帯域幅のprintf形式のデバッグ機能が用意されています。システム動作を変更することなくソフトウェアに対するより高い可視性を得られるため、開発者は、ARMプロセッサベースのシステム上でソフトウェアの開発と最適化を容易に行うことができます。

STMの特長は以下のとおりです。

カーネルおよびユーザスペースの低レイテンシで高帯域幅の非侵入型タイムスタンプ付きソフトウェアインストルメンテーションです。システムの動作に影響を与えることなく、ソフトウェアがソフトウェア内でどのように実行されるかに関する高い可視性をソフトウェア開発者に提供します。
インストルメンテーショントレースに関する業界標準であり、任意のマスタで実行されているソフトウェアでこのリソースを使用することを可能にします。
マルチプロセッサおよびプロセスが互いを認識することなくSTMにアクセスすることを可能にするスケーラブルソリューションです。STMは65,536本のチャネルをサポートするため、高いスケーラビリティを実現します。

システムパフォーマンスの調整とデバッグ

STMは、システム開発者に対して、ソフトウェアとハードウェアのインタラクションに関するタイミングに厳密なオンチップ可視性を提供します。これにより、ARMシリコンパートナーおよびOEMは、SoCをさらに高度に最適化し、より短時間にプラットフォームを市場に投入することができます。

業界標準

CoreSightシステムトレースマクロセルは、すべての市場においてシステムの可視性を高める業界標準を提供します。ARM STMは、2010年内にすべての主要ツールベンダによってサポートされる予定です。

STMは、業界標準のEmbedded Trace Macrocell^®（ETM^®）を補完するもので、MIPI^®システムトレース仕様に準拠しています。

Cortex-AおよびCortex-RプロセッサベースのSoC用ARMシステムトレース

CoreSightシステムトレースマクロセルは、リアルタイムのアプリケーションベースプラットフォームに求められる低レイテンシで、高帯域幅のリアルタイムシステムインストルメンテーションの提供を目的として設計されています。

ARM STMは、これらのアプリケーションに関して、インストルメンテーショントレースマクロセル（ITM）の代わりとなります。ただし、Cortex-Mシリーズプロセッサベースのデバイスの場合は、ITMの方がソリューションとして適しています。

STMの主な性能特性

Cortex-AおよびCortex-RプロセッサベースのSoCでは、システム周波数で動作するように設計（65LPでは400 MHz以上）
高帯域幅および低レイテンシのシステムインストルメンテーションを実現する32ビットのデータトレースパス（32ビットAXIインタフェース、32ビットATBインタフェース）
65,536個のスティムラスポートと128個のマスタをサポートする完全にメモリマップされたソフトウェアスティムラス
最新のMIPI^®システムトレースプロトコルと互換

STMには以下の機能があります。

拡張スティムラスポート入力用の32ビットAdvanced eXtensible Interface（AXI）スレーブインタフェース
32個のハードウェアイベントを追跡可能なハードウェアイベント監視インタフェース
ダイレクトメモリアクセス（DMA）ペリフェラル要求インタフェース
コンフィギュレーションおよびステータス用の32ビットデバッグAdvanced Peripheral Bus（APB）スレーブインタフェース
トレース出力用の32ビットAdvanced Trace Bus（ATB）マスタインタフェース
65,536個のスティムラスポートと128個のマスタをサポートする完全にメモリマップされたソフトウェアスティムラス
保証されたインバリアントタイミングソフトウェアスティムラス書き込みの完全サポート
トレースイベントのタイムスタンプの設定
先行ゼロデータ圧縮
クロストリガポートでのシングルショットおよびマルチショットトリガ、トリガパケットの挿入、およびATBトレーストリガ
システムトレースプロトコルバージョン2（STPv2）同期のための内部および外部ソース

CoreSightデザインキットのアドオンとしてのCoreSight STM

CoreSightシステムトレースマクロセルは、CoreSightデザインキットのアドオンであり、任意のCoreSightデザインキット（<Cortex-A用CoreSight、Cortex-R用CoreSight、ARM11およびARM9用CoreSight）と統合できます。

CoreSightトレースメモリコントローラ

CoreSightトレースメモリコントローラは、システムトレースマクロセルを補完するもので、製品のライフサイクルにおいてトレースの効果的な管理を可能にします。

トレースメモリコントローラは、以下を実現します。

デバッグインタフェース（JTAGまたはシリアルワイヤデバッグ）を介して、システムトレースをエクスポートできるため、追加のピンが不必要になります。これにより、最終製品における低帯域幅システムの可視性に対するニーズを満たすことができます。
CPUおよびシステムトレースを、システムメモリにキャプチャして、より多くの開発者がトレースを利用できるようにします。