(View Larger CoreSight SoCコンポーネント Image)Coresight SoCコンポーネントは、コアを超えるシステム全体の広帯域幅を必要とするマルチコア デバッグ&トレース ソリューションの要件に対応します。
CoreSight SoCコンポーネントおよびCPUに固有の統合キットは、CPUごとに用意されているCoreSightデザイン キット（CDK-A9、CDK-A8、CDK-A5、CDK-R4、CDK-11、CDK-9）の一部として配布されます。
CoreSight SoC-400は、すべてのCoreSight SoCコンポーネントの設定可能なバージョンを、グラフィカル システム デザインと自動IP連結に対するAMBAデザイナー サポート付きで提供します。
CoreSightデバッグ アクセス ポートは、コアと内部システム バス（メモリ バスなど）への外部デバッガのアクセスを可能にする高性能なデバッグ アクセス ポートです。 DAPは、従来のJTAGと高性能2ピン デバッグ インタフェース（シリアル ワイヤ デバッグ）をサポートする混合型のデバッグ ポートを提供します。
DAPモード | ピン数 | ティピカル周波数 |
|---|---|---|
シリアル ワイヤ デバッグ | 2 | > 50 MHz |
JTAG | 4-6 | 50 MHz |
CoreSight SoCコンポーネントは、ダイサイズとピン数の最小化を実現するSoCレベルのデバッグ&トレースのソリューション一式を提供します。すべてのCoreSight SoCコンポーネントのアーキテクチャは、最新のSoC設計（複数電源&クロック ドメイン、セキュリティ機構など）をサポートしています。 CoreSight SoCコンポーネントの主な性能特性をは以下のとおりです。
特性 | 性能 |
|---|---|
動作周波数 | 400 MHz、65 nm LP上（ティピカル） |
ゲート数 | 最大40キロゲートで完全なデバッグとマルチコア トレース（TPIU + ETB）を実現 |
CoreSight SoCコンポーネントとは、シングル プラットフォームやマルチコア プラットフォームのデバッグおよびリアルタイム トレースのためにARMから提供されるすべてのコンポーネントです（トレース メモリ コントローラ（TMC）とCoreSightトレース マクロセルは除きます）。
CoreSight SoCコンポーネントは、以下のカテゴリに属します。
CoreSightシステムは、以下のバス プロトコルを使用して、コンポーネントを接続し、SoCでの統合を可能にします。
| バス タイプ | 概要 |
|---|---|
AMBA Advanced Trace Bus（ATB） | ATBは、SoCのCoreSightインフラストラクチャを経由してトレース データを転送します。 トレース ソースはATBマスタで、シンクはATBスレーブです。 リンクのコンポーネントにより、マスタとスレーブの両方のインタフェースがもたらされます。 |
AMBA 3 Advanced Peripheral Bus（AMBA 3 APB） | このデバッグAPBは、CoreSight準拠のSoCにおけるデバッグおよびトレース コンポーネントのバスによって提供される非侵襲型オン ザ フライ コンフィギュレーションです。 |
Advanced High-performance Bus （AHB） | CoreSight は、DAP内のAHBアクセス ポート（AHB-AP）を使用したシステム バス インフラストラクチャへのアクセスをサポートしています。 AHB-AP は、システム メモリに直接アクセスするためのAHBマスタ ポートを提供します。 |
制御およびアクセス コンポーネントは、デバッグ ロジックとトレースの生成の構成、アクセス、および制御を行います。 これらのコンポーネントは、トレースの生成やトレース データの処理を行いません。
CoreSight制御およびアクセス コンポーネントは以下のとおりです。
| コンポーネント | 概要 |
|---|---|
デバッグアクセスポート（DAP） | DAPは、クリップ内のJTAG スキャン チェーン、AMBAバス システム、およびすべてのデバッグ&トレース コンフィギュレーション レジスタに対するデバッガ ソフトウェアによるリアルタイム アクセスを提供します。 マルチコア システムの場合、1つのコアが電源断またはスリープ状態になってもデバッグ アクセスは維持されます。 DAPは、デュアル デバッグ ポートを実装して、2ピンのシリアル ワイヤ デバッグとJTAGをサポートします。 |
Embedded Cross Trigger（ECT） | ECTは、SoC内の複数のトリガ イベントの相互作用と同期をサポートするモジュラ コンポーネントです。 |
リンクは、トレース対象データの接続、トリガ、およびフローを提供します。
| コンポーネント | 概要 |
|---|---|
トレース ファネル | トレース ファネルは、1つのファンネル上の最高8つのトレース ソースを結合します。 静的な調停スキームにより、任意の時点で渡す入力トレース ストリームを選択します。 静的な調停は、トレース セッション間でスレーブ ポートの優先順位の再編成を可能にします。1つのファンネルのATB出力を別のファンネルのATB入力ポートに接続することにより、ファンネルをチェーン接続できます。これにより、入力の数を増やしつつ、独立したシステムどうしを接続できます。 |
レプリケータ | レプリケータは2つのトレース シンクを接続して、これらが同じ入力トレース ストリームを受け取れるようにします。 入力トレース ストリームは2つのATBポートで出力され、個別に操作できます。 |
同期1：1 ATBブリッジ | 同期ATBブリッジは、パイプライン ステージの追加によって、タイミング収束を可能にするレジスタ スライスを提供します。 |
シンクは、SoC上のトレース データのエンドポイントです。
| シンク | 概要 |
|---|---|
トレース ポート インタフェース ユニット（TPIU） | TPIUは、チップからトレース データを外部に出力するATBスレーブであり、内部トレース データとトレース ポート アナライザ（TPA）によって生成される出力データ ストリームとの間のブリッジとして動作します。 （TPA） TPIU内のフォーマッタは、ソース データとIDを1つのデータ ストリームに統合して、データのシリアル化を可能にします（トリガ検出時にトリガ パケットが挿入されます）。 |
Embedded Trace Buffer（ETB） | Embedded Trace Buffer（ETB）はATBスレーブの1つで、設定可能なサイズのRAMを使用してトレース データのオンチップ ストレージを提供します。 ETBのフォーマッタは、ソース データとIDを1つのデータ ストリームに結合します。 このフォーマッタは、TPIUのフォーマッタと同じように動作します。 |
シリアル ワイヤ出力（SWO） | SWOは、TPIUに似たトレース シンクです。 トレースできるのは、1つのソース（ITM）のみです。 シングル ピン インタフェースを介してチップからデータ ストリームを出力します。 |
トレース ポート インタフェース ユニット ライト | トレース ポート インタフェース ユニット ライト（TPIU-Lite）は、TPIUの機能とゲート数を減らした簡易バージョンで、単一のトレース ソースのみをサポートします。 |
CoreSight SoCコンポーネントは、CoreSightデザイン キット製品の一部として入手可能です（単体では入手できません）。
関連製品 | CoreSight製品 | 利点 |
|---|---|---|
| ARM926EJ-S、ARM946E-S、ARM966E-S、ARM968E-S | ARM9E用CoreSightデザイン キット（CDK-9） | ARM9Eプロセッサ用のデバッグとリアルタイムのトレースを完備したソリューション |
ARM11用CoreSightデザイン キット（CDK-11） | ARM11プロセッサ用のデバッグとリアルタイムのトレースを完備したソリューション | |
Cortex-R4用CoreSightデザイン キット（CDK-R4） | ||
Cortex-A5用CoreSightデザイン キット（CDK-A5） | Cortex-A5プロセッサ用のデバッグとリアルタイムのトレースを完備したソリューション | |
Cortex-A8用CoreSightデザイン キット（CDK-A8） | Cortex-A8プロセッサ用のデバッグとリアルタイムのトレースを完備したソリューション | |
Cortex-A9用CoreSightデザイン キット（CDK-A9） | Cortex-A9プロセッサ用のデバッグとリアルタイムのトレースを完備したソリューション |
CoreSight SoCコンポーネントは、20社を超えるツール ベンダからサポートされています。 CoreSightコンポーネントをサポートしているツール ベンダの詳細については、ここをクリックし、［ツールのサポート］タブを参照してください。
（245 KB）
