Cortex-Rシリーズ プロセッサ用CoreSight

デバッグ

CoreSightデバッグ アクセス ポートは、外部デバッガによるプロセッサおよび内部システム バス（メモリ バスなど）へのアクセスを可能にする高性能なデバッグ アクセス ポートです。 DAPは、従来のJTAGと高性能2ピン デバッグ インタフェース（シリアル ワイヤ デバッグ）をサポートする混合型のデバッグ ポートを提供します。

トレース マクロセルおよびETM帯域幅

Cortex-R用CoreSight CPUトレース マクロセルは、高度に圧縮されたリアルタイム トレースを提供して、プロセッサ上で実行されるソフトウェアの動作をエンベデッド ソフトウェア開発者が、リアルタイムで監視できるように設計されています。 CPUトレース マクロセルの主な性能特性を次に示します。

CoreSight SoCコンポーネント、トレース ポート、およびETBサイズ

CoreSight SoCコンポーネントは、ダイ サイズとピン数の最小化を実現するSoCレベルのデバッグ&トレースのソリューション一式を提供します。すべてのCoreSight SoCコンポーネント アーキテクチャは、最新のSoC設計（複数電源&クロック ドメイン、セキュリティで保護されたSoCなど）をサポートしています。

CoreSight SoCコンポーネントの主な性能特性を次に示します。

トレース ポート サイズ（トレース ポート インタフェース ユニット）

CoreSightでは、すべてのトレース ソースを単一のトレース ストリームにマージすることにより、トレース ポートを1つにまとめることが可能です。

トレース ポートのサイズは、トレース ソースによって生成されるトレース帯域幅とトレースの性質に依存します。一部のトレース ソースはデータ バーストを生成し、より幅広のトレース ポートを必要とするピーク帯域幅を生成する場合があります。

他のプロセッサのトレース ポートに関する詳細なベンチマークについては、ARMまでお問い合わせください。

参考として、Cortex-R4のベンチマークの結果、以下が実証されています。

• 一般に、リアルタイムのサイクルに厳密でないプログラム トレースをストリームするには、CPU周波数で動作する4ビット データ トレース ポートで十分です。
  400 MHz動作のCortex-R4システムの場合は、200 MHz（DDR）で動作する4ビットのデータ トレース ポートが該当します。
• 一般に、リアルタイムの完全な命令およびデータ トレースをストリームするには、CPU周波数で動作する16ビット データ トレース ポートで十分です。
  400 MHz動作のCortex-R4システムの場合は、200 MHz（DDR）で動作する16ビットのデータ トレース ポートが該当します。

Embedded Trace Buffer（ETB）

（最終製品における厳しいIO制約などの理由で）専用のポートを実装できない場合、CoreSight ETBを使用してトレースデータをチップ内に保持できます。
ETBを使用すると、高帯域幅トレースをオンチップでキャプチャできます。 トレース キャプチャは、特定のトリガまたはフィルタ条件に基づいてユーザが定義します。

詳細なベンチマークについては、ARMまでお問い合わせください。

参考として、Cortex-R4の場合の情報を示します。

• 4 KBのETBに約25,000個の実行された命令のトレース情報を保存できます。
• 8 KBのETBに約4,000個の実行された命令の完全なプログラムおよびデータ トレースを保存できます。

Cortex-R用CoreSightデザイン キット

CoreSightデザイン キットは、次のコンポーネントから構成されます。

ライセンス提供可能なCortex-Rプロセッサ ファミリ用CoreSightデザイン キット：

高速シリアル トレース ポート（HSSTP）

高速シリアル トレース ポート（HSSTP）アーキテクチャは、OEMやシリコン プロバイダがトレース専用のシリアル高速ポートを標準化できるようにすることを目的として、ARMによって定義されています。
HSSTPアーキテクチャは、ARM Web サイト（download HSSTP specification）から無料でダウンロードできます。このアーキテクチャは、現在複数の主要ツール ベンダでサポートされています。

HSSTPの詳細については、ARMまでお問い合わせください。