Cortex-Aシリーズ プロセッサ用CoreSight

デバッグ

CoreSightデバッグ アクセス ポートは、外部デバッガによるコアおよび内部システム バス（メモリ バスなど）へのアクセスを可能にする高性能なデバッグ アクセス ポートです。 DAPは、従来のJTAGと高性能2ピン デバッグ インタフェース（シリアル ワイヤ デバッグ）をサポートする混合型のデバッグ ポートを提供します。

トレース マクロセルおよびETM帯域幅

CoreSight CPUトレース マクロセル（ETMおよびPTM）は、高度に圧縮されたリアルタイム トレースを提供して、プロセッサ上で実行されるソフトウェアを開発者がリアルタイムで監視できるように設計されています。 CPUトレース マクロセルの主な性能特性を次に示します。

CoreSight SoCコンポーネント、トレース ポート、およびETBサイズ

CoreSight SoCコンポーネントは、低シリコン オーバーヘッドとピン数の最小化を実現する完全なSoCレベルのデバッグ&トレース ソリューションを提供します。 すべてのCoreSight SoCコンポーネントは、最新のSoC設計手法（複数電源&クロック ドメイン、セキュリティなど）をサポートするように設計されています。
以下は、 CoreSight SoCコンポーネントの主な性能特性です。

トレース ポート サイズ（トレース ポート インタフェース ユニット）

CoreSightテクノロジでは、すべてのトレース ソースを単一のトレース ストリームにマージすることにより、トレース ポートの数をシングル ポート1つに減らすことが可能です。

トレース ポートのサイズは、トレース ソースによって生成されるトレース帯域幅とトレースの性質に依存します。一部のトレース ソースはデータ バーストを生成し、幅広のトレース ポートを必要とするピーク帯域幅を生成する場合があります。

参考までに、Cortex-A9のベンチマークの結果、リアルタイムの完全なプログラム トレース（サイクルに厳密でない）を提供するには、CPU周波数で動作する2ビット データ トレース ポートで通常は十分であることが実証されています。 これは、1 GHz動作のCortex-A9プロセッサであれば、250 MHzトレース クロック（DDR）で動作する4ビットのデータ トレース ポートが必要になることを示します。

他のプロセッサのトレース ポートに関する詳細なベンチマークについては、ARMまでお問い合わせください。

Embedded Trace Buffer（ETB）

（最終製品における厳しいIO制約などの理由で）専用のトレース ポートを実装できない場合、CoreSight ETBを使用してトレースをオンチップに保持できます。ETBを使用すると、高帯域幅トレースをオンチップでキャプチャできます。 トレース キャプチャは、特定のトリガおよびフィルタ条件に基づいてユーザが定義します。

他のプロセッサのETBサイズに関する詳細なベンチマークについては、ARMまでお問い合わせください。

参考として、Cortex-A9の場合、4 KBのETBに約125,000サイクルのトレース情報を保存できます。 マルチプロセッサ設計には、CPUごとに4 KBのETBメモリを実装することをお勧めします。

ライセンス提供可能なCortex-Aプロセッサ ファミリ用CoreSightデザイン キット：

CoreSight入門

CoreSightテクノロジ全般と、CoreSightをシステムに適用する方法については、 『CoreSight ™ Technology SystemDesign Guide』を参照してください。

各CoreSight SoCコンポーネントに関する情報

CoreSight SoCのページを参照するか、 『CoreSight™コンポーネント テクニカル リファレンス マニュアル』をお読みください。