ARMデバッグ インタフェース（ADI）
ADIv5では、ADIアーキテクチャに含まれるエンベデッドSoC（System on Chip）のデバッグ コンポーネントの標準デバッグ インタフェースを定義しています。
- エンベデッド コア デバッグ機能
- システム デバッグ機能
この仕様は、デバッグ インタフェースの規定、設計、またはADIv5アーキテクチャ仕様への実装を行うシステム設計者およびエンジニア向けに記述されています。
Embedded Trace Macrocell™アーキテクチャ仕様
Embedded Trace Macrocell（ETM）は、プロセッサの命令およびデータ トレースを提供するリアルタイム トレース モジュールです。 ETMは、ARM CoreSightデバッグおよびリアルタイム トレース ソリューションの重要な要素です。
この仕様には、ARM Embedded Trace Macrocell（ETM）のアーキテクチャが記述されています。 すべてのETMは、次の機能領域をカバーするこのアーキテクチャのバージョンに準拠しています。
- プログラマのモデル
- トレース ポート プロトコル
- フィジカル インタフェース
Embedded Trace Macrocell™アーキテクチャ仕様
CoreSight Program Flow Trace™アーキテクチャ仕様
Program Trace Macrocell（PTM）は、プロセッサの命令トレースを提供するリアルタイム トレース モジュールです。 PTMは、ARM CoreSightデバッグおよびリアルタイム トレース ソリューションに不可欠な要素です。
この仕様には、Program Flow Trace Macrocell ™（PTM）のアーキテクチャが記述されています。 すべてのPTMは、次の機能領域をカバーするこのアーキテクチャのバージョンに準拠しています。
- プログラマのモデル
- トレース ポート プロトコル
- フィジカル インタフェース
CoreSight™ Program Flow Trace™アーキテクチャ仕様
CoreSightアーキテクチャ仕様
CoreSightアーキテクチャは、一式の標準インタフェースおよびプログラマ モデル ビューを提供します。これにより、パートナーがCoreSightコンポーネントを定義して、それらをCoreSightインフラストラクチャ内に組み込むことが可能になります。
高速シリアル トレース ポート（HSSTP）アーキテクチャ仕様
HSSTPアーキテクチャ仕様では、CoreSightソリューションなどの高帯域幅データ オフ チップの転送に適した既存のパラレル データ出力ポートの代替として、シリアル転送ポート（STP）を規定しています。 HSSTP仕様では、ASICのピン数が少なくなり、潜在的な帯域幅が増え、場合によってはシリコン面積が削減されます。
高速シリアル トレース ポート（HSSTP）アーキテクチャ仕様
