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CoreLink システム メモリ管理ユニット

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CoreLinkシステムMMUは、Cortex-Aシリーズ プロセッサ ファミリが提供するもの補完するために、SoCバス マスタにメモリ管理サービスを提供します。SoC全体で一貫したセキュリティを保証するメイン アプリケーション プロセッサによって提供されるものと一致するメモリの仮想化サービスを拡張しながら、メモリ保護とアクセス スキーマを強制します。ハードウェアへのメモリの仮想化サービスを提供することにより、ハイパーバイザのオーバーヘッドを最小化し、最適なシステム パフォーマンスを確保し、必要なソフトウェアの介在を低減します。
 


CoreLink MMU-500

CoreLink MMU-500は、ARMCortex™-A57およびCortex-A53プロセッサで構成されてるARM Cortex-A50ファミリと互換性があり、ARM Cortex-A15とARM Cortex-A7プロセッサと下位互換性があります。これは、広範なバス マスタ タイプと機能と互換性を持たせるために、単一コントロール ユニットから制御された複数の分散型変換バッファによるネストの1段と2段の高速アドレス変換を提供します。これは、仮想化アプリケーションをサポートするのに必要な効率的SoC設計を実装するための最大限の柔軟性を提供します。

CoreLink MMU-400

CoreLink MMU-400はARMCortex-A15およびCortex-A7プロセッサと互換性があり、複雑なバス マスタの相互作用を管理するハイパーバイザのオーバーヘッドを軽減するために、Mali-400グラフィックス プロセッサなどの1段の変換用MMU機能を既に実装するバス マスタの2段高速アドレス変換を提供します。

仮想化の使用例はARMシステムMMU仮想化ホワイトペーパーで多数紹介されています。


CoreLink MMU-400パフォーマンス仕様

典型的TLBヒット アクセス レイテンシ23サイクルであるミス レイテンシは、メモリ サブシステム インフラストラクチャに依存します。

 プロセス テクノロジ  周波数(最小)     周波数(最大)
 CP32LP  400 MHz  533 MHz
 TSMC 40G  400 MHz  800 MHz

                                                             

 


CoreLink MMU-500システム メモリ管理ユニット

ARMv8変換テーブル形式

  • 1段/2段での4kB/64kB顆粒
  • 強化されたDVM
  • IPAによる無効
  • XOパーミッション

より大きな入力アドレス

  • 32ビットVAまたは64ビットVA(49ビット)
  • 最大48ビットIPA(2段のみ)

より大きな出力アドレス範囲

  • 最大48ビットIPA(1段のみ)
  • 最大48ビットIPA(2段)

分散TLB

  • ポイントツーポイント接続
  • TLB効率を高め、電力と面積を節約するには
  • n x 1:1 TLB-TCUインタフェースの使用

CoreLink MMU-400システム メモリ管理ユニット

MMU-400は以下のものを提供します。

-        中間物理アドレス(IPA)の物理アドレス(PA)への変換 – 2段変換

-        特定のトランザクションのストリームに適用する複数のトランザクション コンテキスト

-        障害処理、ロギング、およびシグナリング

-         デバッグとパフォーマンスの監視

下の図は、Cortex-A15とCoreLink 400システムの単一MMU-400です。この場合、CoreLink DMA-330 DMAコントローラのアドレス変換機能を実行しています。


 CoreLinkシステムIP製品

 関連ARM製品

 利点

 CoreLink MMU-500  Cortex-A57、Cortex-A53、Cortex-A15、Cortex-A7 ローカル分散型のTLBを用いて、ハードウェアによる高速なレベル1およびレベル2アドレス変換で、プロセッサの仮想化をシステムのその他のバス マスタに拡張します。
 CoreLink MMU-400  Cortex-A15、Cortex-A7 ハードウェアの高速2段のアドレス変換で、プロセッサの仮想化をシステムのその他のバス マスタに拡張します。

 
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