プロセッサIP向けDesignStart

DesignStart ― 利用可能なプロセッサIP

 プロセッサ デザイン キット

プロセッサ デザイン キットには、製品化期間を可能な限り短縮できるように開発者を支援するさまざまなコンポーネントが含まれています。 キットに含まれる内容は以下のとおりです。

Cortex-M0 DesignStartプロセッサ

• 抽象化されたVerilogネットリスト
• シンプルなテスト ベンチ
• サンプル テスト コード

テクニカル リファレンス マニュアルをはじめとするその他のドキュメントは、infocenter.arm.com からダウンロードできます。

プロセッサ ファウンドリ プログラム

DesignStartプログラムと並んで、実績に裏付けられた低リスクのソリューションによって短期間での製品化を目指すパートナーを支援するもう1つのプログラムが、プロセッサ ファウンドリ プログラムです。

ファウンドリ プログラムは、ARM、認定シリコン ファウンドリ、ファブレス半導体企業の三者間パートナーシップを築き、ARMプロセッサ搭載設計の製品化期間を短縮するとともに、製造設備を持たないOEMが、ARM認定半導体ファウンドリと直接提携できるように支援します。

Design Simulation Model

Design Simulation Model（DSM）は、ターゲットのHDLシミュレータに組み込むことが可能なバック アノテーション機能に対応した（タイミングに厳密な）シミュレーション モデルです。シミュレータとホスト プラットフォームごとに固有のDSMを使用します。

個々のDSMは、特定のARMコア設計のアーキテクチャおよび機能と整合しています。ARMでは、各ARMコアに関しArchitecture Validation Suite（AVS）とDevice Validation Suite（DVS）で総合的にDSMを検証することによって整合性を確認しています。

DSMは、業界標準の広範なVerilogおよびVHDLシミュレータに対応しています。ARMコアのレジスタ転送レベル（RTL）コードから直接生成され、シミュレータのStandard Delay Format（SDF）アノテーション機能によりタイミング データを処理することができます。

DSMの実行速度は5～500サイクル／秒（cps）で、次の要因に依存します。

• シミュレータのインタフェース効率
• モデルを構築する設計の複雑度
• モデル化するCPUの複雑度

DSMの特徴は以下のとおりです。

• フル デバイス機能
• フェーズに厳密
• レジスタの可視性
• 最小／標準／最大のピン間遅延
• セットアップ／ホールド、入力パルス チェック、出力遅延
• キャッシュとメモリ サイズの設定
• タイミングとバック アノテーション
• 9値論理／精度
• ディスアセンブラ

DSMは、機能とタイミングのシミュレーションを意図したものです。エラーのシミュレーションやスタティック タイミング解析用途は想定されていません。