(View Larger Cortex-R7プロセッサ Image)Cortex-R7プロセッサは、エネルギー効率、リアルタイム応答性、高度な機能、およびシステム設計の容易性の強化に重点を置き、65から28 nm以降までの先進のシリコン プロセスで実装するように設計されています。 40 nm Gプロセスでは、Cortex-R7プロセッサを1 GHz以上で稼働するように実装して、2,700 Dhrystone MIPSを超すパフォーマンスを実現できます。
プロセッサは、密結合メモリ（TCM）ローカル共有メモリとペリフェラル ポートをサポートする柔軟なローカル メモリ システムを提供しているため、SoC設計者はシリコン リソースの制約内で厳しいリアルタイムの要件を満たすことができます。プロセッサは、密結合メモリ（TCM）ローカル共有メモリとペリフェラル ポートをサポートする柔軟なローカル メモリ システムを提供しているため、SoC設計者はシリコン リソースの制約内で厳しいリアルタイムの要件を満たすことができます。
プロセッサ面積、周波数範囲、および消費電力は、プロセス、ライブラリ、および最適化に大きく依存します。 下の表は、高密度で、標準的なパフォーマンスのセル ライブラリとRAMを使用したメインストリームのCortex-R7プロセッサのデュアル プロセッサでの実装の推定を示しています。
| デュアル プロセッサ システム | 28 nm | 65nm LP |
クロック周波数 | 1GHz（推定）. | 360 MHz（推定） |
パフォーマンス（DMIPS） | 4,600（推定） | 1650（推定） |
総面積（平方 mm） | 1.7（推定）. | 5.3（推定） |
電力効率（DMIPS/mW） | > 11（推定） | >5（推定） |
特徴 | 説明 |
マイクロアーキテクチャ | 命令のプリフェッチ、分岐予測、スーパースカラ、アウトオブオーダ実行およびレジスタの名前変更を備えた11段パイプライン。ロード/ストア、MAC、シフトALU、除算、および浮動小数点の並列実行パス。2.53 Dhrystone MIPS/MHz。 ハードウェア除算ARM9、ARM11、Cortex-R4およびCortex-R5エンベデッド プロセッサとのバイナリ互換性。 |
命令セット | Thumb®-2 およびThumbをサポートしているARMv7-Rアーキテクチャ。 DSP拡張機能。 （オプション）浮動小数点ユニット。 |
キャッシュ コントローラ | オプションの統合された命令キャッシュ コントローラとデータ キャッシュ コントローラを備えたハーバード メモリ アーキテクチャ。 4～64 KBの範囲でコンフィギュラブルなキャッシュ サイズ。 キャッシュ ラインはライトバックです。 |
密結合メモリ | オプションの密結合メモリ インタフェース。TCMは、キャッシュでは十分に対応できない可能性のある非常に確定的なアプリケーションや低レイテンシ アプリケーション（割り込みサービス ルーチンの命令コード、集中的に処理する必要があるデータなど）に使用します。 命令およびデータTCM。TCMのサイズは最大で128 KBです。 |
割り込みインタフェース | 標準の割り込み（IRQ）およびマスク不可の高速割り込み（FIQ）の入力は、優先度に基づいた複雑な割り込み処理をサポートする完全統合の汎用割り込みコントローラ（GIC）を使用して一緒に渡されます。 このプロセッサには、長い複数サイクルの命令に対する割り込みと再開を可能にする低レイテンシ割り込みテクノロジが組み込まれています。 また、非常に長いメモリ アクセスは、状況によっては保留されることがあります。 最悪の場合、割り込み応答に20サイクルもかかることがあります。 |
メモリ保護ユニット | オプションのMPUでは、16領域の属性を構成します。それぞれの最小サイズは32バイトです。 領域は重ね合わせることができます。また、最も大きな番号の領域の優先順位が最も高くなります。 |
浮動小数点ユニット | オプションの浮動小数点ユニット（FPU）は、ARM Vector Floating Pointアーキテクチャ（VFPv3）の実装であり、16個の倍精度レジスタを備え、IEEE 754に準拠しています。2つのFPUオプションがサポートされています。 単精度のみ、または単精度と倍精度の両方のいずれかのオプションです。 FPUのパフォーマンスは単精度と倍精度の計算用に最適化されています。 演算には、加算、減算、乗算、除算、積和、平方根、固定小数点数と浮動小数点数間の変換、および浮動小数点定数命令があります。 |
ECC | ECCビットを使用したキャッシュとTCMメモリのシングル ビット エラーの訂正と2ビット エラーの検出（オプション）。 シングル ビットのソフト エラーは、プロセッサによって自動的に訂正されます。 さらに、完全で柔軟なハード エラー管理もサポートされています。 |
マスタAMBA AXIバス | レベル2メモリおよびペリフェラルのアクセス用の64ビットAMBA® AXI™バス マスタ。 |
低レイテンシ メモリ ポート | ローカル メモリに接続するために特別に設計された64ビットのAXIマスタ ポート。 このローカル メモリはTCM の多くの利点を提供するだけでなく、低速、低消費電力であり、コヒーレントなペリフェラルと1つまたは2つのCortex-R7プロセッサ コアとも簡単に共有できます。 |
低レイテンシ ペリフェラル ポート（LLPP） | レイテンシの影響を受けやすいペリフェラルとプロセッサとの統合を密接にする専用32ビットAXIポート。 |
アクセラレータ コヒーレンシ ポート（ACP） | プロセッサおよびDMAコントローラ、イーサネット、Flexrayインタフェースなどの外部インテリジェント ペリフェラルとのコヒーレンシを高める64ビットのAXIスレーブ ポート。 |
スレーブAXIバス | オプションの64ビットAMBA AXIバス スレーブ ポートを使用すると、DMAマスタからTCMにアクセスして、プロセッサとの間のデータ ストリーミングを高速で行うことができます。 |
デバッグ | デバッグ アクセス ポートが提供されます。 その機能はCoreSight SoC-400を使って拡張できます。 |
トレース | CoreSightエンベデッド トレース モジュールへの接続に適したインタフェースが提供されます。 |
デュアル コアのロック ステップ サポート | フォールト トレランス/フォールト検出に対応した信頼性の高いシステム用に、ロックステップで冗長なCortex-R7 CPUがサポートされています。 合成のオプションを構成するための機能を備えたコンフィギュレーション合成可能なVerilog RTLです。 |
Cortex-R7システム全体を実装するために、ARMシステムIP、開発ツール、およびフィジカルIPが使用されます。
CoreLinkシステムIPとCoreSightシステムIP
AMBA 3 AXI、AHB-Lite、およびAPBコンポーネント用のコンフィギュラブルな階層型の低レイテンシの交互接続です。 AHB-AXIプロトコル ブリッジなどの1つのブリッジ コンポーネントから、さまざまなAMBAプロトコルを組み合わせて128個のマスタと64個のスレーブで構成された大規模なインフラストラクチャまで、さまざまなコンフィギュレーションが可能です。 | |
QOS-301 | 平均レイテンシを最小化し、DDRメモリなどの重要なインタフェースのワースト ケースのレイテンシと帯域幅を保証するために、NIC-301に追加されました。 |
DMC-34x | ダイナミック メモリ コントローラは非常に効率的なDRAMインタフェースで、AXIインターコネクト機能を利用してメモリ要求のスケジューリングを最適化し、組み込みのクオリティ オブ サービス制御を使用してイニシエータのレイテンシと帯域幅の要件を管理します。 サポートするメモリ タイプは、SDR、DDR、LPDDR（Mobile DDR）、eDRAM、DDR2、およびLPDDR2（Mobile DDR2）です。 |
SMC-35x | スタティック メモリ コントローラは、高度な設定が可能なパラメータを備えたさまざまな不揮発性メモリとのAXIインターコネクトを可能にするインタフェースです。 サポートするメモリ タイプは、SRAM、NANDフラッシュ、およびNORフラッシュです。 |
L2C-310 | パフォーマンスを向上させる一方で、システム メモリへのトラフィック全体を軽減して、SoCのエネルギー消費を削減するように設計されたレベル2キャッシュ コントローラです。 オフチップ メモリの帯域幅に対する要求が軽減されるため、リソースが他のマスタに解放されます。 |
DMA-330 | 高性能でエネルギー効率の高いAXIベースのハイエンドな処理システム向けの非常に柔軟なマイクロプログラマブル ダイレクト メモリ アクセス コントローラです。 |
PL192 | プログラマブルな優先レベルとマスク処理を使用した、最大32個のベクタ割り込みをサポートする、AMBA AHBの高度なベクタ割り込みコントローラ（VIC）です。 |
GIC390 | メモリ内にベクタ アドレスを格納する、AMBA AHBおよびAXIのスケーラブルでコンフィギュラブルな、ゲート数の少ない割り込みコントローラです。 オプションで、マルチ プロセッサとTrustZoneをサポートします。 |
ETM-R7 | Embedded Trace Macrocellは、リアルタイムの命令とデータのトレースを提供します。プロセッサがフルスピードで動作した状態で、指定した一連のイベントの前後で情報をキャプチャするように構成されています。 |
CoreSight SoC-400 | デバッグ&トレース設計総合ツールには、CoreSight SoCコンポーネント（デバッグ アクセス ポート、クロストリガ ロジック、トレース インタフェース、その他）と共にシステム設計と実装のための高速強力な設計・検証環境が用意されています。 |
開発ツール
すべてのCortex-Rプロセッサは、ARM Development Suite 5（DS-5™）ツール スイートのほか、幅広いサードパーティ製ツール、オペレーティング システム、EDAベンダによってサポートされています。ARM DS-5ソフトウェア開発ツールは、完全なARM技術ポートフォリオを最大限に活用する、他に例のないソリューションです。 Cortex-R7には、以下の固有のツールがあります。
ARM DS-5 | Cortex-R7用に最適化されたThumb-2対応のARMコンパイラ5.0 |
低い割り込みレイテンシと柔軟なスケジューリングによる高速なリアルタイム動作を実現する、ソース コード付きでロイヤリティ無償の確定的なRTOSです。 リソースに制約があるシステムに適した小さなフットプリント、マルチスレッドとスレッド セーフな動作、MDK-ARMでのカーネル認識デバッグのサポートといった特徴があります。 |
フィジカルIP
ARMに最適化されたフィジカルIPプラットフォームは、最先端の半導体プロセス テクノロジに基づくCortex-R7のクラス最高の実装を実現します。
さまざまなアーキテクチャで利用できるARMスタンダード セル ライブラリは、あらゆる種類のSoC設計のさまざまなパフォーマンス範囲をサポートします。 設計者は、各種のライブラリを選択し、動作速度、消費電力、面積の点で設計を最適化できます。 | |
メモリ コンパイラおよびレジスタ | あらゆる種類のSoC設計に対するシリコン実証済みのSRAM、レジスタ ファイル、およびROMメモリ コンパイラは、パフォーマンス重視のアプリケーションからコストや低消費電力が重視されるアプリケーションに至るまでのすべての種類に対応します。 |
インタフェースIP | シリコン実証済みの幅広いインタフェースIP製品群は、さまざまなシステム アーキテクチャおよび標準を満たすように設計されています。 汎用I/O、特殊I/O、高速DDR、およびシリアル インタフェースは、少ないピン数で高いデータ スループットの性能を実現するように最適化されています。 |
Delivering real-time, high-performance embedded systems with the ARM Cortex-R processors (March 2011)
New Cortex-R Processors for LTE and 4G Mobile Baseband (680Kb PDF)
New ARM Cortex-R Technology for Safe and Reliable Systems (570Kb PDF)
