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Cortex-R5プロセッサ

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Cortex®-R5プロセッサは、モバイル ベースバンド、自動車、大容量記憶装置、産業、医療などの市場のリアルタイム アプリケーションに高性能のソリューションを提供します。ARMv7Rアーキテクチャに基づくプロセッサは、Cortex-R4 プロセッサから、さらにそこから高い性能を持つCortex-R7プロセッサへの移行が容易です。

Cortex-R5プロセッサはCortex-R4プロセッサの機能セットを拡張し、高信頼性リアルタイム システムで、より高いレベルのシステム性能、効率と信頼性の向上、エラー管理の強化を実現しています。これらのシステムレベルの機能には、ペリフェラルの読み書きを高速化する優先度の高い低レイテンシ ペリフェラル ポート(LLPP)および外部のデータ ソースとのキャッシュ コヒーレンシの効率と信頼性を高めるアクセラレータ コヒーレンシ ポート(ACP)などがあります。

 


Cortex-R5プロセッサ

Cortex-R5プロセッサは、エネルギー効率、リアルタイム応答性、高度な機能、およびシステム設計の容易性の強化に重点を置き、先進のシリコン プロセスで実装するように設計されています。このプロセッサは非常に柔軟で効率的な2サイクルのローカル メモリ インタフェースを備えているため、SoC設計者はシステム コストとエネルギー消費を最小限に抑えることができます。

Cortex-R5プロセッサには、ソフトウェア開発を支援して安全システムやエンタープライズ システムの信頼性を高める高度なシステム レベルの機能が多数統合されています。これらには、低レイテンシ ペリフェラル ポート(LLPP)、インテリジェントなペリフェラルによって転送されるデータとCortex-R5のキャッシュとの完全な同期を維持できるようにするコヒーレンシ インタフェース、およびすべてのプロセッサ インタフェースへと拡張された高度なECCサポートなどがあります。

Cortex-R5の主な機能の概要

  • 1.66 DMIPS/MHz 8段階パイプライン コア
    • ARMv7Rアーキテクチャ - Thumb-2/ARM命令
    • ハードウェア除算、SIMD、DSP
    • 浮動小数点ユニット(FPU)SP/DPオプション
    • ハーバード命令キャッシュとデータ キャッシュ、64ビットAMBA AXI-3
  • リアルタイムのシステム統合対応の高度テクノロジ
  • 低レイテンシ ペリフェラル ポート(LLPP)
    • I/OレジスタおよびGICへの高速アクセス
    • AMBA AXI-3 I/O(オプションのAHB付き)
  • アクセラレータ コヒーレンシ ポート(ACP)
    • データ キャッシュ管理を向上させるパフォーマンス
    • マイクロ スヌープ制御ユニット
  • 強化されたメモリ保護ユニット(MPU)
    • 12または16の領域。小型FPU
  • 拡張ECC/パリティ エラー管理
    • ECCとパリティをAXIバス ポート インタフェースでも提供
  • デュアル コア コンフィギュレーション
    • 絶対的な安全性が求められる2xパフォーマンス(2x 1.66 DMIPS/MHz)またはロック ステップで冗長なコアの場合
    • ACPとµSCUは両方のコアでDMA I/Oとのデータ キャッシュ コヒーレンシを維持します
    • 各コアには確定的なI/O制御のための低レイテンシ ペリフェラル ポート(LLPP)があります

Cortex-R5のパフォーマンス、電力、および面積

プロセッサ面積、周波数範囲、および消費電力は、プロセス、ライブラリ、および最適化に大きく依存します。下の表は、高密度で標準的なパフォーマンスのセル ライブラリ、32KB命令キャッシュ、および32KBデータ キャッシュを使用したメインストリームの低消費電力プロセス技術(40nm LP)でのCortex-R5プロセッサの一般的なシングル プロセッサの実装を推定しています。

Cortex-R5シングル プロセッサ

40nm LP

最大クロック周波数 600MHz以上
パフォーマンス 1.66 DMIPS/MHz
総面積(コア、RAM、配線を含む) 0.5 mm2から
Efficiency 24 DMIPS/mWから


Cortex-R5プロセッサ

機能 説明
マイクロアーキテクチャ 命令のプリフェッチ、分岐予測、および選択したデュアル発行実行を備えた8段パイプライン。ロード/ストア、MAC、シフトALU、除算、および浮動小数点の並列実行パス。1.66 Dhrystone MIPS/MHz。ハードウェア除算。ARM9ARM11Cortex-R4 、およびCortex-R7エンベデッド プロセッサとのバイナリ互換性。
命令セット Thumb®-2およびThumbをサポートするARMv7-Rアーキテクチャ。DSP拡張機能。単精度浮動小数点のみのコンフィギュレーション オプションをサポートするオプションの浮動小数点ユニット。
キャッシュ コントローラ オプションの統合された命令キャッシュ コントローラとデータ キャッシュ コントローラを備えたハーバード メモリ アーキテクチャ。4~64 KBの範囲でコンフィギュラブルなキャッシュ サイズ。キャッシュ ラインはライトバックとライトスルーのいずれかです。
密結合メモリ オプションの密結合メモリ インタフェース。TCMは、キャッシュでは十分に対応できない可能性のある非常に確定的なアプリケーションや低レイテンシ アプリケーション(割り込みサービス ルーチンの命令コード、集中的に処理する必要があるデータなど)に使用します。論理TCM(AとB)の一方または両方を、コードとデータのあらゆる組み合わせに使用できます。TCMのサイズは最大で8 MBです。TCM Bには、受信DMAデータ ストリームをインターリーブするB0とB1という2つの物理ポートがあります。
割り込みインタフェース 標準の割り込み(IRQ)およびマスク不可の高速割り込み(FIQ)の入力は、VIC割り込みコントローラ ベクタ ポートを使用して一緒に渡されます。また、優先度に基づいたさらに複雑な割り込み処理を行う必要がある場合は、GIC割り込みコントローラを使用することもできます。このプロセッサには、長い複数サイクル命令に対する割り込みおよび再開を可能にする低レイテンシの割り込みテクノロジが組み込まれています。また、非常に長いメモリ アクセスは、状況によっては保留されることがあります。割り込み応答の最悪値は、FIQを単独で使用することで20サイクルまで下げることができます。
メモリ保護ユニット オプションのMPUでは、12領域または16領域の属性を構成します。それぞれの最小サイズは32バイトです。領域は重ね合わせることができます。また、最も大きな番号の領域の優先順位が最も高くなります。
浮動小数点ユニット オプションの浮動小数点ユニット(FPU)は、ARM Vector Floating Pointアーキテクチャ(VFPv3)の実装であり、16個の倍精度レジスタを備え、IEEE 754に準拠しています。FPUのパフォーマンスは単精度の計算に最適化されています。また、倍精度も完全にサポートしています(オプション)。演算には、加算、減算、乗算、除算、積和、平方根、固定小数点数と浮動小数点数間の変換、および浮動小数点定数命令があります。
ECC ECCビットを使用したキャッシュとTCMメモリのシングル ビット エラーの訂正と2ビット エラーの検出(オプション)。シングル ビットのソフト エラーは、プロセッサによって自動的に訂正されます。すべての外部インタフェースでのECCの保護も可能です。
パリティ キャッシュとTCMのパリティ ビット エラーの検出をオプションでサポートしています。
マスタAXIバス レベル2メモリおよびペリフェラルのアクセス用の64ビットAMBA® AXIバス マスタ。
スレーブAXIバス オプションの64ビットAMBA AXIバス スレーブ ポートを使用すると、DMAマスタからデュアル ポートのTCM Bインタフェースにアクセスして、プロセッサとの間のデータ ストリーミングを高速で行うことができます。
低レイテンシ ペリフェラル ポート(LLPP) レイテンシの影響を受けやすいペリフェラルとプロセッサとの統合を密接にする専用32ビットAMBA(AXIおよびオプションのAHB)ポート。
アクセラレータ コヒーレンシ ポート(ACP) プロセッサおよびDMAコントローラ、イーサネット、Flexrayインタフェースなどの外部インテリジェント ペリフェラルとのコヒーレンシを高める64ビットのAXIスレーブ ポート。
デバッグ デバッグ アクセス ポートが提供されます。この機能は、DK-R5を使用して拡張できます。
トレース

CoreSightエンベデッド トレース マクロセルへの接続に適したインタフェースが提供されます。

デュアル コア デュアル プロセッサ構成では、フォールト トレランス/フォールト検出に対応した信頼性の高いシステム用、またはデュアル コアが個別に実行され、それぞれのコアで独自のプログラムを実行する独自のバス インタフェース、割り込みなどを備えたロック ステップで冗長なCortex-R5 CPUが実装されます。

Cortex-R5プロセッサ ベースのシステムを実装するためのARMシステムIP、開発ツール、およびフィジカルIP

CoreLink™およびCoreSight™システムIP

NIC-400 AMBA® 3 AXI™、AHB-Lite、およびAPBコンポーネント用のコンフィギュラブルな階層型の低レイテンシのインターコネクトです。AHB-AXIプロトコル ブリッジなどの1つのブリッジ コンポーネントから、さまざまなAMBAプロトコルを組み合わせて128個のマスタと64個のスレーブで構成された大規模なインフラストラクチャまで、さまざまなコンフィギュレーションが可能です。
QOS-400 平均レイテンシを最小化し、DDRメモリなどの重要なインタフェースのワースト ケースのレイテンシと帯域幅を保証するために、NIC-400に追加されました。
DMC-34x ダイナミック メモリ コントローラは非常に効率的なDRAMインタフェースで、AMBA AXIインターコネクト機能を利用してメモリ要求のスケジューリングを最適化し、組み込みのクオリティ オブ サービス制御を使用してイニシエータのレイテンシと帯域幅の要件を管理します。サポートするメモリ タイプは、SDR、DDR、LPDDR(Mobile DDR)、eDRAM、DDR2、およびLPDDR2(Mobile DDR2)です。
SMC-35x スタティック メモリ コントローラは、高度な設定が可能なパラメータを備えたさまざまな不揮発性メモリとのAXIインターコネクトを可能にするインタフェースです。サポートするメモリ タイプは、SRAM、NANDフラッシュ、およびNORフラッシュです。
L2C-310 パフォーマンスを向上させる一方で、システム メモリへのトラフィック全体を軽減して、SoCのエネルギー消費を削減するように設計されたレベル2キャッシュ コントローラです。オフチップ メモリの帯域幅に対する要求が軽減されるため、リソースが他のマスタに解放されます。
DMA-330 高性能でエネルギー効率の高いAMBA AXIベースのハイエンドな処理システム向けの非常に柔軟なマイクロプログラマブル ダイレクト メモリ アクセス コントローラです。
PL192 プログラマブルな優先レベルとマスク処理を使用した、最大32個のベクタ割り込みをサポートする、AMBA AHBの高度なベクタ割り込みコントローラ(VIC)です。
GIC400 メモリ内にベクタ アドレスを格納する、AMBA AHBおよびAXIのスケーラブルでコンフィギュラブルな、ゲート数の少ない割り込みコントローラです。オプションで、マルチ プロセッサとTrustZoneをサポートします。
ETM-R5 Embedded Trace Macrocell(ETM™)は、リアルタイムの命令とデータのトレースを提供します。プロセッサがフルスピードで動作する、指定した一連のイベントの前後で情報をキャプチャするように構成されています。
DK-R5 すべてのCortex-R5に付属しているDAP-Liteを補完するための包括的なデバッグ キットで、ETM-R5と多機能なデバッグ アクセス ポート(DAP)が含まれています。DKコンポーネントには、DAP、クロス トリガ、ETM、AMBAバス トレース、シリアル ワイヤ デバッグ、トレース ファネル、トレース バッファ、トレース ポート インタフェース、およびシリアル ワイヤ ビューアがあります。

開発ツール

すべてのCortex-Rプロセッサは、ARM Development Studio 5(DS-5™)ツール スイートのほか、幅広いサードパーティ製ツール、オペレーティング システム、EDAフローによってサポートされています。ARM DS-5ソフトウェア開発ツールは、完全なARM技術ポートフォリオを最大限に活用する他に例のないソリューションです。Cortex-R5には、以下の固有のツールがあります。

ARM DS-5

Cortex-R5用に最適化されたThumb-2をサポートしているARMコンパイラ5.0。JTAGデバッグおよびETMトレースのサポート。

Fast Models ARM Fast Modelsでは、シリコン入手以前でのソフトウェア開発が可能になります。これらの広範に検証されたプログラマ ビュー モデルは、早期ソフトウェア開発に適したARMベースのシステムへのアクセスを提供します。
Versatile Express Versatile™ Expressファミリ開発プラットフォームは、次世代のシステム オンチップ設計のプロトタイプを作成するための適切な環境を提供します
ソフト マクロセル モデル ソフト マクロセル モデル(SMM)は、ARM開発ボードと共に構築されるARMプロセッサをFPGAに実装したものです。

フィジカルIP

ARMに最適化されたフィジカルIPプラットフォームは、最先端の半導体プロセス テクノロジに基づくCortex-R5のクラス最高の実装を実現します。

スタンダード セル ロジック ライブラリ さまざまなアーキテクチャで利用できるARMスタンダード セル ライブラリは、あらゆる種類のSoC設計のさまざまなパフォーマンス範囲をサポートします。設計者は、各種のライブラリを選択し、動作速度、消費電力、面積の点で設計を最適化できます。
メモリ コンパイラおよびレジスタ あらゆる種類のSoC設計に対するシリコン実証済みのSRAM、レジスタ ファイル、およびROMメモリ コンパイラは、パフォーマンス重視のアプリケーションからコストや低消費電力が重視されるアプリケーションに至るまでのすべての種類に対応します。
インタフェースIP シリコン実証済みの幅広いインタフェースIP製品群は、さまざまなシステム アーキテクチャおよび標準を満たすように設計されています。汎用I/O、特殊I/O、高速DDR、およびシリアル インタフェースは、少ないピン数で高いデータ スループットの性能を実現するように最適化されています。

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