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Cortex-A53プロセッサ

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The ARM® Cortex®-A53 processor is an extremely power efficient ARMv8 processor capable of supporting 32-bit and 64-bit code seamlessly. It makes use of a highly efficient 8-stage in-order pipeline balanced with advanced fetch and data access techniques for performance. It fits in a power and area footprint suitable for entry level smartphones, at the same time, capable of delivering high aggregate performance in scalable enterprise systems via high core density.

It delivers significantly higher performance than the highly successful Cortex-A7, and is capable of deployment as a standalone applications processor or paired with the Cortex-A57 processor in a big.LITTLE configuration for optimum performance, scalability and energy efficiency.

 


The Cortex-A53 delivers 64b capability and significantly increases performance over Cortex-A7, in a footprint suited for low-cost applications like entry level smartphones. It is smaller and lower power than the Cortex-A9 processor yet delivers more performance on many of the key benchmarks. It is highly scalable, from a single multi-core CPU cluster, to a dual-cluster big.LITTLE CPU subsystem in combination with the Cortex-A57, to a multi-cluster enterprise system connected through AMBA5 CHI coherent interconnect technology. Full ARMv8 support in a small and highly configurable package means that the Cortex-A53 is highly attractive to a broad range of mobile, consumer, general purpose, and enterprise applications.

The Cortex-A53 processor:

  • Delivers the compute power of today’s high-end smartphone, in lowest power and area footprint, enabling all-day battery life for typical device uses;
  • Runs legacy ARM 32-bit applications efficiently;
  • Features cache coherent interoperability with ARM Mali™ family graphics processing units (GPUs) for GPU compute applications;
  • Connects seamlessly to AMBA interconnect for 16-core and 32-core configurations, delivering the most aggregate performance per Watt to enterprise applications that reach high performance by maximizing core count in a thermally constrained rack;
  • Offers optional reliability and scalability features for high-performance enterprise applications.

The Cortex-A53 processor delivers significantly more performance than its predecessors at a higher level of power efficiency, effectively taking the performance of the LITTLE core above that of the Cortex-A9 processor, which defines many popular high-end and mainstream mobile platforms. The Cortex-A53 is able to deliver significantly more performance than the current low-cost solution for entry-level mobile devices, and edges out Cortex-A9 at the same frequency. The performance graph below shows measured results running various Android™ benchmarks.

Cortex-A53 normalized performance

The graph below shows the relative performance of the high efficiency product line within the Cortex-A family, compared with the Cortex-A9. The performance measurements below are based on specint2000, so the memory system, the integer pipeline, and even the floating point pipeline contribute to the delivered performance. The graph shows the performance of each CPU at 1GHz as well as the expected performance at observed frequencies in production devices and anticipated frequencies for the Cortex-A53.

Cortex-A53 relative performance


Cortex-A53 MPCore
アーキテクチャ ARMv8
マルチコア
  • シングル プロセッサ クラスタ内に1~4のコア
  • AMBA® 4テクノロジを使用した複数コヒーレントSMPプロセッサ クラスタ
ISAのサポート
  • ARMv7で完璧な下位互換性を実現するAArch32
  • 新しいアーキテクチャ機能と64bのサポートを実現するAArch64
  • TrustZone®セキュリティ テクノロジ
  • NEON™ Advanced SIMD
  • DSP & SIMD拡張機能
  • VFPv4浮動小数点
  • ハードウェア仮想化のサポート
デバッグ&トレース CoreSight™ DK-A53


Cortex-A53アーキテクチャの機能
機能 利点 AArch32 AArch64
ARM v8アーキテクチャ スケーラブルな高性能を実現する64および32ビット実行ステート
ハードウェアにより高速処理される暗号方式 3x~10xの優れたソフトウェア暗号化のパフォーマンス。小さすぎてHWアクセラレータ(httpsなど)に対して効率よく負荷を軽減できない小さい粒度の復号化/暗号化に役立ちます。
NEON テクノロジ マルチメディア アルゴリズムおよび信号処理アルゴリズム(ビデオのエンコード/デコード、2D/3Dグラフィックス、ゲーミング、オーディオおよびスピーチ処理、画像処理、テレフォニー、サウンド合成など)を高速化します。また、SIMD実行で浮動小数点コードの高速化にも役立ちます。
浮動小数点ユニット 半精度、単精度、および倍精度の浮動小数点演算における浮動小数点演算のハードウェア サポート。現在、IEE754-2008の拡張機能が装備されています。
Load-Acquire命令とStore-Release命令 C++11、C11、Javaメモリ モデル向けの設計。明示的なメモリ バリア命令が不要となるため、スレッドセーフ コードの性能が向上します。
大規模な物理アドレスへの到達 プロセッサが4GBの物理メモリを超えてアクセスできます。
TrustZone®テクノロジ デジタル著作権管理から電子決済までのさまざまなセキュリティ アプリケーションの信頼できる実装を保証します。
ハードウェアによる仮想化 複数のソフトウェア環境およびそのアプリケーションによるシステム機能への同時にアクセスを可能にします。
自動イベント シグナル 電力効率に優れた高性能スピンロックが可能になります。
倍精度浮動小数点SIMD 広範なアルゴリズム(科学的/高性能コンピューティング(HPC)およびスーパーコンピュータなど)のセットに対してSIMDのベクトル化を適用できます。 なし
64ビット仮想アドレスへの到達 仮想メモリの4GB 32ビット制限を超えることができます。メモリ マップされたファイルI/O、スパース アドレシングを使用した最新のデスクトップとサーバ ソフトウェアにとって重要です。 なし
大きなレジスタ ファイル 31 x 64bの汎用レジスタ:性能を向上させ、スタックの使用を削減します。スタックへのスピルが減少し、より積極的なコンパイラを実現します。SIMDが、HPCなど、より多くのアプリケーションで使用可能となります。 なし
高効率64ビット即値の生成 リテラル プールのニーズが減少 なし
大きいPC相対アドレシングの範囲 共有ライブラリと位置非依存実行可能ファイル内の効率的なデータ アドレシングのための(+/-4GB) なし
タグ付けされたポインタ Javascriptなどの動的に型指定された言語やガーベジ コレクションに役立ちます なし
64kページ TLBミスの発生率やページ ウォークの深さを削減 なし
新しい例外モデル OSおよびハイパーバイザ ソフトウェアの複雑性を削減 なし
拡張キャッシュの管理 ユーザ スペースのキャッシュ操作によって動的コード生成の効率が向上、高速クリアのためのデータ キャッシュ ゼロ なし


Cortex-A53マイクロアーキテクチャの機能
機能 利点
イン オーダーのパイプライン 低消費電力。性能の向上は、メモリ システムや発行機能など、設計以外でも考慮されています。
デュアル発行機能の向上 実行リソースの重複、デュアル命令デコーダを介してピークの命令スループットを向上させます。
電力に最適化したL2キャッシュ 効率に最適化したL2キャッシュ設計によって低レイテンシを提供し、パフォーマンスと効率のバランスを取ります。
512エントリのメインTLB Webブラウジングなど、複雑なメモリ アクセス パターンのコードのパフォーマンスを向上させます。Cortex-A7とCortex-A9より大きいメインTLB
小型の高速uTLB メインTLBからリロードされるミス ペナルティを大幅に短くする10個のエントリのuTLBは、小面積と消費電力において優れたパフォーマンスを提供します。
高度な分岐予測機能 4Kビットの条件付き予測機能、256個のエントリの間接予測機能により、分岐ヒット率が上昇します。
64Bのキャッシュ ライン Cortex-A57マイクロアーキテクチャに完全に沿って、big.LITTLEシステムのキャッシュ管理ソフトウェアを簡素化します。最新のメモリ アクセス パターンに適したトレードオフである64Bのライン サイズ
マルチライン プリフェッチを使用したノン ブロッキング インストラクション フェッチ 制御コードから処理集中ループまで、より多くのタイプのベンチマークを通じた命令スループットが向上します。
同一のデュアルALUパイプライン 小さな追加面積でデュアル発行命令の機会をより多く得られます。
64bストア パス ストアの帯域幅とダイナミック消費電力のバランスを取り、高効率設計のトレードオフに主眼が置かれます。
マルチストリーム プリフェッチャ メイン データ パスへの優れたデータ フローにより、さまざまなコードのパフォーマンス全体が向上します。
Dサイド スループットの向上 3つの未解決ロード ミス機能(コア1つあたり、プリフェッチは除く)。8つの未解決トランザクション(コア1つあたり)
広範な省電力機能 階層クロック ゲーティング、パワー ドメイン、高度なリテンション モード。


Cortex-A53の高度なマルチコア機能
広く確立されているARM MPCoreマルチコア テクノロジを使用してパフォーマンス スケーラビリティと電力消費の制御を実現したこのプロセッサは、今日の同等の高性能デバイスのパフォーマンスを上回りながら、モバイル デバイスの電力に関する厳しい制約をクリアしています。マルチコア処理では、4つのコンポーネント プロセッサのいずれかが使用されていないとき(たとえば、デバイスがスタンバイ モードになっているとき)に、クラスタ内で、それをシャットダウンして消費電力を減らすことができます。より高いパフォーマンスが必要になったときは、要求を満たすためにすべてのプロセッサが利用されますが、その際に消費電力をできる限り抑えるためにワークロードが分担されます。
スヌープ制御ユニット SCUは、プロセッサのインターコネクト、調停、通信、キャッシュ対キャッシュおよびシステム メモリ転送、キャッシュ コヒーレンス、およびその他の機能を管理する役割を負います。さらに、Cortex-A53 MPCoreプロセッサは、これらの機能を他のシステム アクセラレータやキャッシュを持たないDMA駆動のペリフェラルに公開します。これにより、パフォーマンスの向上とシステム全体の消費電力の削減を実現します。さらに、このシステム コヒーレンスにより、ソフトウェア コヒーレンスをそれぞれのOSドライバ内に保持することから生じるソフトウェアの複雑さが緩和されます。
アクセラレータ コヒーレンス ポート SCU上のこのAMBA 4 AXI™互換のスレーブ インタフェースは、Cortex-A53プロセッサと直接接続するためのマスタのインターコネクト ポイントを提供します。このインタフェースは、追加のコヒーレント要件を課すことなく、すべての標準読み出しおよび書き込みトランザクションをサポートします。しかし、メモリのコヒーレント領域に対する読み出しトランザクションは、情報が既にL1キャッシュに格納されているかどうかを判定するためにSCUとやり取りします。SCUは、書き込みがメモリ システムに転送される前に書き込みコヒーレンスを強制します。また、L2キャッシュへの割り当てを行うことにより、オフ チップ メモリへの直接的な書き込みが消費電力とパフォーマンスに与える影響を回避することもできます。
汎用割り込みコントローラ 標準化および設計された割り込みコントローラの実装により、GICは、プロセッサ間通信およびシステム割り込みのルーティングと優先順位付けに対する柔軟で優れたアプローチを提供します。ソフトウェア制御の下で、それぞれの割り込みに対して、CPU間での転送、ハードウェアの優先順位付け、およびオペレーティング システムとTrustZoneソフトウェア管理レイヤ間のルーティングなどの操作を実行できます。このルーティングの柔軟性とオペレーティング システム内に割り込みを仮想化する機能のサポートは、ハイパーバイザを使用したソリューションの機能を高めるために必要な機能の1つです。

Cortex-A53 MPCoreプロセッサは、幅広い範囲のARMテクノロジ(システムIP、フィジカルIP、開発ツールなど)と組み合わされ、これらのテクノロジによってサポートされます。このテクノロジは、ARM Connected Community™の広範なSoCおよびソフトウェア設計ソリューション、各種ツールおよびサービスによって補完されます。これにより、製品化までの時間を大幅に短縮しながら、フル装備の説得力あるデバイスの開発、検証、生産に至るスムーズなパスがARMパートナーに提供されます。

システムIP

ARM ™インターコネクトおよびメモリ コントローラIPは、最大16のCortex-A50 MPCoreプロセッサ、高性能メディア プロセッサ、およびダイナミック メモリ間でデータを効率的に移動および格納してSoCのシステム パフォーマンスと消費電力を最適化するという重要な課題に対応します。CoreLinkシステムIPにより、SoCデザイナは、システム メモリの帯域幅を最大限に利用し、スタティックおよびダイナミック レイテンシを短縮できます。ARM CoreSightテクノロジは、完全なオンチップ デバッグと、Cortex-A53 MPCoreプロセッサのすべてのコアについて関連付けられたリアルタイム トレース可視性を提供して、高品質マルチプロセシング ソフトウェアの開発に伴うリスクを減らし、開発時間を短縮します。新しいAMBA® 4 キャッシュ コヒーレント ネットワーク(CCN)は、最適なシステム帯域幅とレイテンシを提供します。CCNは、AMBA 4 AXI™ Coherency Extensions(ACE)準拠のポートを提供して、複数のCortex-A53 MPCoreプロセッサ間の完全なコヒーレンシを実現します。これにより、キャッシュの効果的な利用とソフトウェア開発の簡略化が可能になります。この機能は、コヒーレントなシングルおよびマルチコア プロセッサのクラスタを必要とするゲーミング、サーバ、ネットワーキングなどの高帯域幅アプリケーションに必要不可欠な機能です。ARM CoreLinkネットワーク インターコネクトおよびメモリ コントローラIPとの組み合わせにより、CCNは、システム パフォーマンスと電力効率の向上を実現します。


フィジカルIP

ARM フィジカルIPプラットフォームは、プロセスに最適化されたIPを提供して、40 nm以下のプロセスでCortex-A53プロセッサのクラス最高の実装を実現します。先進的物理実装の迅速な開発を可能にする、28 nmテクノロジ向けの高度なARMフィジカルIPを含む一式の高性能POP™ IPがCortex-A53をサポートしています。ARMは、20 nm最適化を約束するロードマップについても早くから取り組んでいます。POP IPは、具体的なターゲットを持つフィジカルIPを提供してARMコアのチューニングされた実装をパートナー各社が実現するというARMの戦略を後押しするものです。ARMは、Cortex-A53 MPCoreプロセッサ アーキテクチャと並行して最適化パックを設計できるという点でユニークであり、プロセッサとフィジカルIPを組み合わせてワークステーション クラスのパフォーマンスをモバイル電力の環境内で実現できるだけでなく、製品化までの時間を短縮できます。


ツールのサポート

ARMv8向け ARM Development Suite 5(DS-5™)は、あらゆるARMv8プロセッサだけでなく、幅広いサードパーティ製ツール、オペレーティング システム、EDAフローをサポートしています。ARM DS-5ソフトウェア開発ツールは、完全なARM技術ポートフォリオを最大限に活用する他に例のないソリューションです。ARM Development Studio 5(DS-5™)は、Cortex-A53 MPCoreプロセッサに基づいてシステムを作成、デバッグ、および最適化するためのソフトウェア ツール一式を提供します。このツールに含まれているDS-5デバッガは、強力で直感的なグラフィカル環境を備え、ベア メタル、Linux、およびAndroidにネイティブのアプリケーションの迅速なデバッグを可能にします。また、新しいARM Streamline™パフォーマンス アナライザを使用すると、ソフトウェアのホット スポットの識別やコア間の負荷分散を簡単に行うことができます。Cortex-A15 MPCoreプロセッサ特有の最適化が既に含まれているARMコンパイラを使用すると、ARM Fast Modelsテクノロジに基づくARM Versatile™ Reference仮想プラットフォームによって、シリコン入手以前でのソフトウェア開発が可能になります。


 

 

グラフィックス プロセッサ

Mali™製品ファミリは、すべてのエンベデッド グラフィックス ニーズに対応する完全なグラフィックス スタックを提供します。これにより、デバイス メーカーやコンテンツ開発者は、さまざまな範囲のコンシューマ デバイスに対して最先端の高品質グラフィックス ソリューションを提供できます。


 

サポート

ライセンシは、ARMトレーニング コースおよびActive Assistオンサイト システム設計アドバイザリ サービスを利用することにより、Cortex-A53 MPCoreプロセッサを自社の設計に効率的に組み込んで、最大のシステム パフォーマンス、最小のリスク、および製品化までの時間の短縮を実現できます。

 


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