DDR PHYソリューションは、DDR3、DDR2、LPDDR、LPDDR2などの主要な業界標準を満たす、標準ベースの高速パラレル インタフェース フィジカル ソリューションを提供します。 Artisan DDR PHYソリューションは、ファウンドリおよびプロセスに最適化され、市場をリードするパフォーマンス、電力、および面積を提供します。
ARM Artisan DDR PHYの主な利点
- ARMのメモリ コントローラのCorelinkファミリと共に、ARMベースのSoC向けの包括的なメモリ インタフェース ソリューションを提供
- 実装の柔軟性を犠牲にすることなく、最高の帯域幅、最小のレイテンシ、および最小電力のコンフィギュレーションを保証
- 成熟したアーキテクチャおよびシリコン実証済みのテクノロジにより、製品化までの時間を短縮
- 大量生産の長い歴史があり、経験豊富なサポート チームによって援護される、最小リスクのソリューション
ARM DDRメモリ インタフェースIPは、LPDDRからDDR3に至る幅広い範囲のアプリケーション向けに包括的なソリューションを提供します。 100 Mbps～最大1.6 Gb/sのデータ レートをターゲットとするARM DDRインタフェースIPは、SoCにとって最高の電力/パフォーマンス ソリューションを提供し、さまざまなパッケージングおよびシステム コンフィギュレーションで堅牢な動作を約束します。 PHYは、DDRインタフェースの構築に必要なすべてのアナログ ブロックおよびデジタル ブロックから構成されるため、 設計リスクが小さくなり、ブロックと他のシステム部分との間のシームレスな統合が可能になります。
DDRインタフェースは、幅広い範囲の電圧、温度、プロセス、パッケージ、およびシステム バリエーションに対応するように設計されており、SoCとオフ チップ メモリとの間の堅牢なシグナリングを保証します。 オン ダイ補正回路とサプライ デカップリング機能が含まれているため、電源ノイズ耐性が向上し、ジッタが低減されます。
ARM DDRインタフェースIPは、低電力に対応しているため、SoCレベルから個々の回路レベルに至るまで低電力動作が展開されます。さまざまな低電力手法をトラフィック対応インタフェースと組み合わせることにより、DDRインタフェース電力を大幅に削減できます。
