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Artisan DDR PHYソリューション

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ARM® DDRインタフェースIPは、高速設計が必要とされるアプリケーションから低電力メモリ サブシステムまでの広範なメモリ サブシステム向けの包括的なタイミング ソリューションを提供します。 これらの堅牢なシリコン実証済みのインタフェースは、最小の電力および面積で最高の帯域幅を実現するように最適化されています。

 

 

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DDR PHYソリューションは、DDR3、DDR2、LPDDR、LPDDR2などの主要な業界標準を満たす、標準ベースの高速パラレル インタフェース フィジカル ソリューションを提供します。 Artisan DDR PHYソリューションは、ファウンドリおよびプロセスに最適化され、市場をリードするパフォーマンス、電力、および面積を提供します。

ARM Artisan DDR PHYの主な利点

  • ARMのメモリ コントローラのCorelinkファミリと共に、ARMベースのSoC向けの包括的なメモリ インタフェース ソリューションを提供
  • 実装の柔軟性を犠牲にすることなく、最高の帯域幅、最小のレイテンシ、および最小電力のコンフィギュレーションを保証
  • 成熟したアーキテクチャおよびシリコン実証済みのテクノロジにより、製品化までの時間を短縮
  • 大量生産の長い歴史があり、経験豊富なサポート チームによって援護される、最小リスクのソリューション

ARM DDRメモリ インタフェースIPは、LPDDRからDDR3に至る幅広い範囲のアプリケーション向けに包括的なソリューションを提供します。 100 Mbps~最大1.6 Gb/sのデータ レートをターゲットとするARM DDRインタフェースIPは、SoCにとって最高の電力/パフォーマンス ソリューションを提供し、さまざまなパッケージングおよびシステム コンフィギュレーションで堅牢な動作を約束します。 PHYは、DDRインタフェースの構築に必要なすべてのアナログ ブロックおよびデジタル ブロックから構成されるため、 設計リスクが小さくなり、ブロックと他のシステム部分との間のシームレスな統合が可能になります。

DDRインタフェースは、幅広い範囲の電圧、温度、プロセス、パッケージ、およびシステム バリエーションに対応するように設計されており、SoCとオフ チップ メモリとの間の堅牢なシグナリングを保証します。 オン ダイ補正回路とサプライ デカップリング機能が含まれているため、電源ノイズ耐性が向上し、ジッタが低減されます。

ARM DDRインタフェースIPは、低電力に対応しているため、SoCレベルから個々の回路レベルに至るまで低電力動作が展開されます。さまざまな低電力手法をトラフィック対応インタフェースと組み合わせることにより、DDRインタフェース電力を大幅に削減できます。


性能
  • JEDEC標準(DDR、DDR2、LPDDR、DDR3)に準拠
  • 最大1.6 Gbpsの動作速度
  • 厳密なスキュー仕様および最小の伝搬遅延
  • 面積の最適化によるチップ サイズの縮小化
  • 堅牢なESD構造(2000V HBMおよび200V MM)

仕様
  • 複数の標準(LPDDR、LPDDR2、DDR2、DDR3)のサポート
  • IP間のシームレスな相互運用性
  • 調整可能なスルー レートと駆動強度
  • タイミングをプログラム可能な低レイテンシ
  • フル スピード設計を可能にする堅牢なESD
  • PVT補正とタイミング較正
  • At-Speedテスト可能
  • 低ジッタ、優れたノイズ リジェクション

ARM DDR PHYおよびI/OインタフェースIPは、設計全体にわたって多様なIPを必要とする複雑なSoC設計に使用されます。 ARMは、DDR PHYおよびI/O IPに加え、ARMプロセッサマルチメディアシステムフィジカルIPなど、プロセッサからパッドまで、SoCを開発するためのさまざまな互換IPを提供しています。


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ARMフィジカルIP   ARMプロセッサIP   ARMシステムIP   ARMマルチメディアIP  
汎用I/O Cortex-A9 メモリ コントローラ Mali-400
特殊I/O Cortex-A5 システム コントローラ Mali-200
ロジック Cortex-R4 ペリフェラル Mali-VE6
エンベデッド メモリ  Cortex-M3 デバッグ&トレース Mali-VE3














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製品の概要

 


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